0.2nm芯片路线图，首次披露

比利时半导体研发机构imec上个月发布了一份研发路线图，主要概述了2020年代至2040年代半导体制造技术的发展趋势，并重点介绍了几项关键技术。

首先，需要指出的是，水平小型化在2010年代后期达到了极限。SRAM单元面积每两年缩小一半（加工尺寸每两年缩小0.7倍）的趋势一直持续到2010年左右。之后，这一趋势放缓至每四年缩小一半，大致从2012年到2018年。

此外，尽管自2020年以来技术节点不断进步，但SRAM的单元面积基本保持不变。对于标准的6晶体管单元，其最小面积仍然在0.025平方微米到0.023平方微米之间。

1998 年至 2025 年 SRAM 单元面积缩减趋势

即使水平小型化已接近极限，对半导体集成电路更高密度和更高性能的追求仍必须继续。人工智能/高性能计算领域对更高密度和性能的需求依然强劲。

因此，我们正通过利用“3D缩放”（不仅考虑水平方向，也考虑垂直方向）、在晶体管和布线中引入“新材料”以及“2.5/3D互连”技术等基础技术，推动半导体器件的密度提升和性能增强。另一方面，内存访问瓶颈、稳定供电难度增加、功耗急剧上升以及散热技术亟待加强等挑战，阻碍了人工智能/高性能计算系统性能的提升，因此，通过不同技术的协同优化变得日益必要。

提升系统性能及新型元素技术协同优化的挑战。左图展示了新型元素技术，上图展示了提升系统性能的挑战

值得一提的是，在本次路线图中，首次披露了2A（0.2nm）以及sub-2A以下的芯片路线图。

未来20年，基于逻辑的技术节点将不断改进

imec认为，半导体逻辑器件的技术节点不仅会在2020年代持续发展，还会延续到2040年代。imec在其报告中展示的半导体逻辑器件技术节点跨越了28年，从2018年开始量产的“N7（7纳米）节点”到2046年的“亚A2（小于2埃）节点”。从今年（2026年）算起，技术节点的改进还将持续20年。埃（Å）是长度单位，是纳米长度的十分之一。

纵观场效应晶体管（FET）技术，2018年的N7节点、2020年的N5（5nm）节点以及2023年的N3（3nm）节点均继续采用FinFET技术。从2025年的N2节点开始，纳米片FET（也称为GAA（全栅场效应晶体管））被选中。imec预测，纳米片FET将得到进一步改进，并应用于2028年的A14（1.4nm或14埃）节点和2031年的A10（1.0nm或10埃）节点。

随后，在2034年，随着工艺节点发展到A7（0.7纳米或7埃），场效应晶体管（FET）技术将被互补型场效应晶体管（CFET）取代。CFET是一种将p沟道纳米片FET和n沟道纳米片FET垂直堆叠而成的晶体管，理论上，CMOS逻辑电路的晶体管密度预计将提高到纳米片FET的1.6至1.8倍。改进后的CFET将在2037年的A5（0.5纳米或5埃）工艺节点和2040年的A3（0.3纳米或3埃）工艺节点继续使用。

据预测，从2043年的“A2（0.2纳米或2埃）节点”开始，将使用“二维场效应晶体管（2D FET）”，其中CFET的纳米片状沟道材料将被“二维材料”取代。2D FET也将在2046年的“A2以下节点”中得到应用。

2018年至2046年半导体逻辑技术路线图。该路线图涵盖了场效应晶体管（FET）技术和晶圆背面元件技术

2025-2037年布线技术路线图

在半导体晶圆上制造大规模逻辑电路的过程大致分为前端工艺（FEOL）和后端工艺（BEOL）。前端工艺负责制造晶体管，而后端工艺则负责制造多层布线。通常，连接晶体管的布线（多层布线）是在晶体管制造完成后才形成的，因此工艺顺序是先进行前端工艺，再进行后端工艺。

前文提到的路线图主要列出了前端工艺（FEOL）开发的晶体管技术及其各自的工艺节点。imec 在其报告中也展示了后端工艺（BEOL）路线图。BEOL 路线图的时间范围比 FEOL 路线图要窄得多，从 2025 年的 2nm 节点（N2 节点）延伸到 2037 年的 A5/A3 节点。

2025 年 N2 节点的布线技术最小间距为 24nm 至 26nm，采用铜 (Cu) 作为布线金属，并采用双镶嵌和单镶嵌工艺。下一代节点，即 2028 年的 A14 节点，其最小间距将缩小至 20nm 至 22nm。这主要通过对 N2 节点的改进来实现。

到 2031 年的 A10 节点，最小布线间距将进一步缩小，达到 18nm 至 20nm。钌 (Ru) 是布线金属的热门候选材料，而空气间隙则是相邻布线间绝缘的热门选择。采用钌布线时，布线成型技术将转变为减材制造法。过孔（连接各层的孔）的加工将采用自对准技术。

2034 年的 A7 节点旨在将最小间距缩小至 16nm-18nm。这将通过改进钌金属、空气间隙和自对准通孔技术来实现。2037 年的 A5 节点旨在进一步将最小布线间距缩小至 12nm-16nm。实现这一目标的技术仍在研发中。

2025-2032年电源技术路线图

imec 还概述了其对高性能计算 (HPC) 先进封装电路板电源技术的未来展望。目前的电源技术是在印刷电路板表面安装多个集成电压调节器 (IVR) 模块，将电源电压从 48V 直流降至 12V 直流，再进一步降至 0.8V 直流。

目前高性能计算（HPC）的电源技术，多个集成恒压电路模块安装在电路板表面

2026年至2027年间，将出现一种新型电源技术，该技术可将多个集成电压调节器（IVR：Integrated voltage regulator）系统集成到电路板内部。这将缩小电路板面积，并缩短IVR与半导体芯片（3D IC和HBM）之间的距离。电源电路电阻和电容的降低有望提高电源效率并抑制噪声。

下一代高性能计算电源技术预计将于2026-2027年问世，IVR系统已集成在电路板中

未来，集成电压调节器（IVR）将被嵌入封装基板、中间基板（中介层）以及半导体芯片的背面（3D IC）。预计采用此类下一代电源技术的高性能计算（HPC）模块将在2028年至2032年间实现。此外，为了提高效率并降低噪声，可能会采用基于硅（Si）上氮化镓（GaN）技术的功率器件单片集成技术，以及采用金属、高介电常数绝缘膜（绝缘体）和金属的2.5D高容量MIM电容器技术。

下一代高性能计算电源架构预计将于 2028 年至 2032 年间出现（上图）以及新的基础技术

背面供电网络（BS-PDN）散热量减少

2028年至2032年间，一种备受关注的电源技术是用于硅芯片的“背面供电网络（BS-PDN）”技术。传统上，信号线和电源线（包括接地线）都布置在晶圆的正面。为了与BS-PDN区分开来，这种布置方式被称为“正面供电网络（FS-PDN）”。

在传统的FS-PDN技术中，信号线和电源线混杂在表面。电源线的最大电流远高于信号线。信号线可以通过水平方向的微型化来变细。然而，由于电流密度增加会导致电迁移，从而影响电源线的寿命，因此电源线不能做得过细。这限制了信号线的布局。

传统供电网络（FS-PDN，左）和下一代供电网络（BS-PDN，右）的布线结构

因此，BD-PDN将电源网络移至背面。正面现在只包含信号布线层，这简化了布局并提高了信号布线密度。

BS-PDN 的缺点在于其散热性能显著下降。在 FS-PDN 中，背面的电路板起到了散热通道的作用。而在 BS-PDN 中，除了电源线之外，背面的厚度可以忽略不计。移除电源线后，散热通道被消除，导致散热能力下降。

对比CPU核心阵列的最高工作温度，FS-PDN保持在90.7°C，而BS-PDN则升至104.3°C。温度升高了近14°C。

CPU核心阵列最高工作温度对比。左图为传统供电网络（FS-PDN），右图为后置供电网络（BS-PDN）

提高背面供电网络（BS-PDN）的散热性能

因此，我们尝试提升散热性能。我们将连接前后表面的介电材料更换为高导热材料，并将导热界面材料（TIM）也更换为高导热材料。此外，我们还减小了TIM的厚度。通过这些措施，最高温度降至97.1°C。

背部供电网络 (BS-PDN) 的结构。在采取散热措施之前（最高温度 104.3°C）

具体而言，通过将结处的介电材料从传统的二氧化硅更换为氮化铝，导热系数提高了40倍。通过这种材料更换，导热界面材料的导热系数提高了1.33倍。导热界面材料的厚度减少到原厚度的60%。

背部供电网络（BS-PDN）结构，实施散热措施后的状态（最高温度 97.1°C）

此外，背部供电网络的金属化程度从传统的50%提高到70%，并增加了一层厚度为3μm的铜接地层。因此，最高温度降低至90.2°C。通过这些措施，最终温度低于FS-PDN的最高温度90.7°C。

这一结果归功于对背部供电网络本身的改进（最高温度 90.2°C）

背部供电网络散热措施效果总结：措施实施前温度为 104.3°C，实施后温度降至 90.2°C，降幅约为 14°C

当然，这些散热措施会导致成本增加。在批量生产中找到平衡点至关重要。

本文来自微信公众号 “半导体行业观察”（ID：icbank），作者：imec，36氪经授权发布。