Die Roadmap für 0,2-nm-Chips wird erstmals offen gelegt.

Das belgische Halbleiter-Forschungszentrum imec hat letzten Monat einen Forschungs- und Entwicklungsstraßenplan veröffentlicht, der hauptsächlich die Entwicklungstrends der Halbleiterherstellungstechnologien von den 2020er bis zu den 2040er Jahren zusammenfasst und einige Schlüsseltechnologien besonders hervorhebt.

Zunächst ist festzustellen, dass die horizontale Miniaturisierung Ende der 2010er Jahre ihre Grenzen erreicht hat. Der Trend, dass die Fläche der SRAM-Zellen alle zwei Jahre um die Hälfte verkleinert wurde (die Verarbeitungsschrittgröße alle zwei Jahre um den Faktor 0,7 verringert wurde), hielt bis etwa 2010 an. Danach verlangsamte sich dieser Trend und die Fläche wurde alle vier Jahre um die Hälfte verkleinert, ungefähr von 2012 bis 2018.

Darüber hinaus blieb die Zellfläche von SRAM seit 2020 trotz fortschreitender Technologienodes im Wesentlichen unverändert. Bei der Standard-6-Transistor-Zelle liegt die minimale Fläche immer noch zwischen 0,025 und 0,023 Quadratmikrometern.

Trend der Verkleinerung der SRAM-Zellfläche von 1998 bis 2025

Selbst wenn die horizontale Miniaturisierung nahezu ihre Grenzen erreicht hat, muss der Streben nach höherer Dichte und Leistung von Halbleiter-Schaltungen weitergehen. Die Nachfrage nach höherer Dichte und Leistung in den Bereichen Künstliche Intelligenz/Hochleistungsrechnen bleibt stark.

Deshalb treiben wir die Erhöhung der Dichte und Leistung von Halbleiterbauelementen voran, indem wir Technologien wie "3D-Skalierung" (Berücksichtigung nicht nur der horizontalen, sondern auch der vertikalen Richtung), die Einführung von "neuen Materialien" in Transistoren und Verdrahtungen sowie die "2,5/3D-Interkonnektionstechnologie" nutzen. Andererseits behindern Herausforderungen wie der Engpass bei der Speicherzugriff, die zunehmende Schwierigkeit der stabilen Stromversorgung, der starke Anstieg des Stromverbrauchs und die dringende Notwendigkeit der Verbesserung der Kühltechnologie die Leistungssteigerung von Künstliche-Intelligenz/Hochleistungsrechnensystemen. Daher wird die koordinierte Optimierung verschiedener Technologien immer wichtiger.

Herausforderungen bei der Leistungssteigerung von Systemen und der koordinierten Optimierung neuer Elementtechnologien. Links werden die neuen Elementtechnologien gezeigt, oben die Herausforderungen bei der Leistungssteigerung von Systemen.

Es ist erwähnenswert, dass in diesem Straßenplan erstmals die Straßenpläne für 2A (0,2 nm) und Sub-2A-Chips veröffentlicht wurden.

In den nächsten 20 Jahren werden die logikbasierten Technologienodes stetig verbessert

imec ist der Meinung, dass sich die Technologienodes von Halbleiter-Logikbauelementen nicht nur in den 2020er Jahren, sondern auch bis in die 2040er Jahre entwickeln werden. In seinem Bericht zeigt imec Technologienodes von Halbleiter-Logikbauelementen, die über 28 Jahre hinweg reichen, von dem "N7 (7 Nanometer)-Node", der 2018 in Massenproduktion ging, bis zum "Sub-A2 (weniger als 2 Ångström)-Node" im Jahr 2046. Ab diesem Jahr (2026) wird die Verbesserung der Technologienodes noch 20 Jahre dauern. Das Ångström (Å) ist eine Längeneinheit, die ein Zehntel der Nanometerlänge beträgt.

Betrachtet man die Technologie der Feldeffekttransistoren (FET), so wurde bei den N7-Node im Jahr 2018, den N5 (5 nm)-Node im Jahr 2020 und den N3 (3 nm)-Node im Jahr 2023 weiterhin die FinFET-Technologie eingesetzt. Ab dem N2-Node im Jahr 2025 wurde der Nanoplattchen-FET (auch als GAA (Gate-All-Around-Feldeffekttransistor) bezeichnet) ausgewählt. imec prognostiziert, dass der Nanoplattchen-FET weiter verbessert werden wird und bei den A14 (1,4 nm oder 14 Ångström)-Node im Jahr 2028 und den A10 (1,0 nm oder 10 Ångström)-Node im Jahr 2031 eingesetzt werden wird.

Danach wird im Jahr 2034, wenn der Prozessnode auf A7 (0,7 Nanometer oder 7 Ångström) entwickelt ist, die FET-Technologie durch die komplementäre FET-Technologie (CFET) ersetzt. Der CFET ist ein Transistor, bei dem p-Kanal-Nanoplattchen-FETs und n-Kanal-Nanoplattchen-FETs vertikal übereinander gestapelt sind. Theoretisch wird die Transistordichte von CMOS-Logikschaltungen auf das 1,6- bis 1,8-fache der Nanoplattchen-FETs erhöht. Der verbesserte CFET wird bei den A5 (0,5 Nanometer oder 5 Ångström)-Prozessnode im Jahr 2037 und den A3 (0,3 Nanometer oder 3 Ångström)-Prozessnode im Jahr 2040 weiterhin eingesetzt.

Es wird vorhergesagt, dass ab dem "A2 (0,2 Nanometer oder 2 Ångström)-Node" im Jahr 2043 "zweidimensionale Feldeffekttransistoren (2D FET)" eingesetzt werden, bei denen das Nanoplattchen-Kanalmaterial des CFETs durch "zweidimensionale Materialien" ersetzt wird. Der 2D FET wird auch bei den "Sub-A2-Node" im Jahr 2046 eingesetzt werden.

Halbleiter-Logiktechnologie-Straßenplan von 2018 bis 2046. Dieser Straßenplan umfasst die Feldeffekttransistor (FET)-Technologie und die Technologie der Rückseitenkomponenten der Wafer.

Straßenplan für die Verdrahtungstechnologie von 2025 bis 2037

Der Prozess der Herstellung von großen Logikschaltungen auf Halbleiterwafern lässt sich grob in den Front-End-Prozess (FEOL) und den Back-End-Prozess (BEOL) unterteilen. Der Front-End-Prozess ist für die Herstellung von Transistoren verantwortlich, während der Back-End-Prozess für die Herstellung von mehrlagigen Verdrahtungen zuständig ist. Normalerweise werden die Verdrahtungen (mehrlagige Verdrahtungen), die die Transistoren verbinden, erst nach der Herstellung der Transistoren gebildet. Daher ist die Prozessreihenfolge zunächst der Front-End-Prozess und dann der Back-End-Prozess.

Der oben erwähnte Straßenplan listet hauptsächlich die im Front-End-Prozess (FEOL) entwickelten Transistortechnologien und ihre jeweiligen Prozessnodes auf. imec zeigt in seinem Bericht auch den Back-End-Prozess (BEOL)-Straßenplan. Der Zeitraum des BEOL-Straßenplans ist viel enger als der des FEOL-Straßenplans und reicht vom 2-nm-Node (N2-Node) im Jahr 2025 bis zu den A5/A3-Node im Jahr 2037.

Die minimale Teilung der Verdrahtungstechnologie beim N2-Node im Jahr 2025 beträgt 24 nm bis 26 nm. Kupfer (Cu) wird als Verdrahtungsmetall eingesetzt, und die Dual-Damascene- und Single-Damascene-Prozesse werden angewendet. Beim nächsten Node, dem A14-Node im Jahr 2028, wird die minimale Teilung auf 20 nm bis 22 nm verringert. Dies wird hauptsächlich durch die Verbesserung des N2-Nodes erreicht.

Beim A10-Node im Jahr 2031 wird die minimale Verdrahtungsteilung weiter auf 18 nm bis 20 nm verringert. Ruthenium (Ru) ist ein beliebtes Kandidatenmaterial für die Verdrahtungsmetalle, und Luftspalte sind eine beliebte Wahl für die Isolierung zwischen benachbarten Verdrahtungen. Bei der Verwendung von Ruthenium-Verdrahtungen wird die Verdrahtungsformungstechnologie in ein Subtraktivverfahren umgewandelt. Die Bearbeitung von Via-Löchern (Löcher, die die Schichten verbinden) wird mit einer Selbstausrichtetechnologie durchgeführt.

Der A7-Node im Jahr 2034 zielt darauf ab, die minimale Teilung auf 16 nm - 18 nm zu verringern. Dies wird durch die Verbesserung der Ruthenium-Metall-, Luftspalt- und Selbstausrichtungs-Via-Technologien erreicht. Der A5-Node im Jahr 2037 zielt darauf ab, die minimale Verdrahtungsteilung weiter auf 12 nm - 16 nm zu verringern. Die Technologien zur Erreichung dieses Ziels sind noch in der Entwicklung.

Straßenplan für die Stromversorgungstechnologie von 2025 bis 2032

imec hat auch seine Zukunftsperspektive für die Stromversorgungstechnologie von Hochleistungsrechnungs (HPC)-Advanced-Packaging-Leiterplatten zusammengefasst. Die aktuelle Stromversorgungstechnologie besteht darin, mehrere integrierte Spannungsregler (IVR)-Module auf der Oberfläche der Leiterplatte zu montieren, um die Versorgungsspannung von 48 V DC auf 12 V DC und dann weiter auf 0,8 V DC zu senken.

Aktuelle Stromversorgungstechnologie für Hochleistungsrechnen (HPC), mehrere integrierte Spannungsreglermodule werden auf der Leiterplattenoberfläche montiert

Zwischen 2026 und 2027 wird eine neue Stromversorgungstechnologie entwickelt, die es ermöglicht, mehrere integrierte Spannungsregler (IVR: Integrated voltage regulator)-Systeme in die Leiterplatte zu integrieren. Dies verringert die Leiterplattenfläche und verkürzt den Abstand zwischen IVR und Halbleiterchip (3D IC und HBM). Die Verringerung des Widerstands und der Kapazität der Stromversorgungsschaltung erhöht die Stromversorgungseffizienz und unterdrückt das Rauschen.

Die nächste Generation der Stromversorgungstechnologie für Hochleistungsrechnen wird voraussichtlich zwischen 2026 und 2027 erscheinen, das IVR-System ist in die Leiterplatte integriert

In Zukunft werden integrierte Spannungsregler (IVR) in das Packaging-Substrat, das Zwischensubstrat (Interposer) und die Rückseite des Halbleiterchips (3D IC) eingebettet werden. Es wird erwartet, dass Hochleistungsrechnungs (HPC)-Module, die diese nächste Generation der Stromversorgungstechnologie verwenden, zwischen 2028 und 2032 realisiert werden. Darüber hinaus könnte zur Verbesserung der Effizienz und Verringerung des Rauschens die monolithische Integrationstechnologie von Leistungshalbleiterbauelementen auf Basis der Galliumnitrid (GaN)-auf-Silizium (Si)-Technologie sowie die 2,5D-Hochkapazitäts-MIM-Kondensatortechnologie mit Metall, hochpermittivem Isolierfilm (Isolator) und Metall eingesetzt werden.

Die nächste Generation der Stromversorgungsarchitektur für Hochleistungsrechnen wird voraussichtlich zwischen 2028 und 2032 erscheinen (oben) sowie neue Grundtechnologien

Verringerung der Wärmeabgabe des Backside Power Delivery Network (BS-PDN)

Zwischen 2028 und 2032 ist eine viel beachtete Stromversorgungstechnologie die "Backside Power Delivery Network (BS-PDN)"-Technologie für Siliziumchips. Traditionell werden sowohl die Signalleitungen als auch die Stromversorgungsleitungen (einschließlich Erdleitungen) auf der Vorderseite des Wafers angeordnet. Um sie von der BS-PDN zu unterscheiden, wird diese Anordnung als "Frontside Power Delivery Network (FS-PDN)" bezeichnet.

Bei der traditionellen FS-PDN-Technologie sind die Signalleitungen und die Stromversorgungsleitungen auf der Oberfläche vermischt. Der maximale Strom der Stromversorgungsleitungen ist viel höher als der der Signalleitungen. Die Signalleitungen können durch horizontale Miniaturisierung dünner gemacht werden. Da jedoch die Stromdichteerhöhung zu Elektromigration führt, was die Lebensdauer der Stromversorgungsleitungen beeinträchtigt, können die Stromversorgungsleitungen nicht zu dünn gemacht werden. Dies beschränkt die Anordnung der Signalleitungen.