NVIDIA betritt den CPU-Markt – will es das Chiplet-Konzept zu Fall bringen?

Warum geht NVIDIA gegen den Trend?

Wer die Architekturentscheidung für NVIDIAs Vera CPU betrachtet, könnte sich eine solche Frage stellen.

In den letzten Jahren hat sich Chiplet (Multi-Die-Technologie) allmählich zu einem wichtigen Designpfad für Hochleistungs-Server-CPUs entwickelt, dem sich zahlreiche Hersteller angeschlossen haben.

Im Gegensatz zu diesem Trend wählt die kürzlich von NVIDIA vorgestellte Vera CPU ein Design mit einem einzelnen Berechnungs-Die, bei dem 88 CPU-Kerne, der einheitliche L3-Cache und die On-Die-Verbindung auf demselben Berechnungs-Die integriert sind.

Vor dem Hintergrund, dass Chiplet allmählich zum Mainstream wird, warum wählt NVIDIA einen anderen Weg? Welche Kompromisse zwischen Leistung und Fertigung stehen dahinter?

Die Überlegungen von NVIDIA

Im März 2026 hat NVIDIA die Vera CPU offiziell auf der GTC-Konferenz vorgestellt und sie als neue Generation von Prozessoren für KI-Agenten, Verstärkungslernen und Datenverarbeitung positioniert. Da KI-Anwendungen zunehmend das Aufrufen von Tools, das Ausführen von Code, das Abrufen von Daten und die Ausführung komplexer Aufgaben umfassen, müssen CPUs mehr Arbeit bei der Programmausführung und Aufgabenplanung übernehmen. Ihre Verarbeitungsgeschwindigkeit beeinflusst auch, ob GPUs weiterhin effizient laufen können.

Vera nutzt ein Design mit einem einzelnen Berechnungs-Die, bei dem 88 Olympus CPU-Kerne, 164 MB einheitlicher L3-Cache und die erweiterbare kohärente Verbindungsarchitektur der zweiten Generation (SCF) auf demselben Berechnungs-Die integriert sind. SCF ist für die Verbindung von CPU-Kernen und gemeinsam genutztem Cache zuständig, wobei die bidirektionale Bandbreite auf dem Die bis zu 3,4 TB/s erreicht. Das Speicher- und das I/O-Subsystem werden durch Komponenten wie benachbarte unabhängige Dies realisiert.

Warum hat NVIDIA dieses Design gewählt?

In einem exklusiven Interview sprach das Vera-Team über die Veränderungen der Schwerpunkte bei der Gestaltung von Rechenzentrums-CPUs. Mit der Erweiterung des Cloud-Computings legen Prozessordesigns zunehmend Wert auf die Anzahl der Kerne und den Gesamtdurchsatz, und die Chipletisierung ist auch zu einem wichtigen Mittel zur Erweiterung des Prozessorumfangs geworden. Das NVIDIA-Team ist der Ansicht, dass dieser Trend die Priorität der Single-Thread-Leistung im Design in gewissem Maße verringert hat, während der Aufstieg von KI-Agenten die Ausführungseffizienz einzelner Kerne wieder in den Fokus rückt.

Wenn Agenten Aufgaben ausführen, müssen sie häufig nacheinander Tools aufrufen, Code ausführen, Datenbanken abfragen und dann die nächste Aktion basierend auf den Ergebnissen bestimmen. Diese Abläufe umfassen serielle Operationen, Verzweigungsentscheidungen und Datenzugriffe, wobei einige Schritte warten müssen, bis die vorherige Aufgabe abgeschlossen ist. Selbst wenn der Server eine große Anzahl von Aufgaben parallel ausführen kann, beeinflusst die Ausführungsgeschwindigkeit einer einzelnen Aufgabe den gesamten Arbeitsablauf. NVIDIA möchte, dass Vera diese CPU-seitigen Arbeiten schneller erledigt und die Wartezeit bei kritischen Schritten reduziert.

Das einzelne Berechnungs-Die bietet dafür einen Designansatz. Da die Rechenkerne, der einheitliche L3-Cache und die On-Die-Verbindung auf demselben Die liegen, können alle Kerne Daten über ein einheitliches On-Die-Netzwerk austauschen, was den zusätzlichen Overhead durch die Kommunikation zwischen verschiedenen Berechnungs-Dies reduziert. NVIDIA verbessert zudem die Ausführungseffizienz durch die eigene Mikroarchitektur des Olympus-Kerns, einschließlich Designs wie einer 10-breiten Befehlsabruf- und Dekodierungs-Frontend, eines neuronalen Netzwerk-Verzweigungsvorhersagers und einer tiefen Out-of-Order-Ausführung, kombiniert mit Cache-Prefetch-Mechanismen zur Verbesserung des Datenzugriffs. Die Mikroarchitektur der Kerne und die On-Die-Verbindung arbeiten zusammen und beeinflussen gemeinsam die tatsächliche Leistung des Prozessors.

Natürlich hat dieses Design auch seinen Preis. Die Konzentration von 88 Rechenkernen, großem Cache und Verbindungen auf einem einzigen Die erhöht die Die-Fläche und die Designkomplexität, und die Fertigungsausbeute sowie die Kostenkontrolle stehen vor höheren Anforderungen. Im Vergleich zu Multi-Chiplet-Lösungen ist die Flexibilität des einzelnen Berechnungs-Dies bei der Wiederverwendung von Rechenmodulen, der Kombination des Kernumfangs und der Verwendung unterschiedlicher Prozessknoten für verschiedene Funktionen relativ begrenzt.

Das NVIDIA-Team erklärte zudem, dass das Unternehmen die Integrationslösung je nach spezifischen Produktanforderungen auswählt. Der Designschwerpunkt der Vera CPU liegt darauf, den Rechenteil eng zu integrieren, um die Anforderungen von Arbeitslasten wie KI-Agenten an Single-Thread-Leistung, Kommunikationseffizienz und niedrige Latenz zu erfüllen, und gleichzeitig die Einschränkungen großer Berechnungs-Dies bei Fertigung und Erweiterung zu akzeptieren.

Welche Kompromisse gibt es bei den gängigen CPU-Integrationspfaden?

Betrachtet man den gesamten CPU-Markt, ist die Wahl von NVIDIAs Vera nur eine der aktuellen Hochleistungs-CPU-Integrationsarchitekturen. Unternehmen wie AMD und Intel erforschen ebenfalls unterschiedliche Chip-Design-Methoden. Obwohl all diese Designs eine höhere Integrationsdichte und Prozessorleistung anstreben, haben die verschiedenen Hersteller unterschiedliche Überlegungen zur Anordnung der internen Funktionen des Chips.

AMD: Auf der Zen-Architektur aufbauend, treibt es die Chiplet-Integration kontinuierlich voran

AMD ist einer der ersten Hersteller, der Chiplet in großem Maßstab auf Mainstream-CPU-Produkte angewendet hat. Seine Zen-Architektur hat schrittweise einen modularen Designpfad auf Basis von Rechen-Chiplets ausgebildet, bei dem die CPU-Rechenkerne von den I/O-Funktionen getrennt werden und dann verschiedene Die-Kombinationen zur Erweiterung des Prozessorumfangs verwendet werden. Dieses Design wird seit der Zen 2-Phase breiter eingesetzt und ist allmählich zu einer wichtigen Architekturgrundlage für die Hochleistungsprozessoren der AMD Ryzen- und EPYC-Serie geworden.

In der spezifischen Implementierung organisiert AMD mehrere CPU-Kerne in einem CCX (Core Complex) und integriert sie dann in einem CCD (Core Complex Die). Mehrere CCDs verbinden den Speichercontroller, externe Schnittstellen wie PCIe über ein zentrales I/O-Die (IOD) und realisieren die Datenübertragung zwischen verschiedenen Rechen-Chiplets und die Verwaltung der Cache-Kohärenz über die Infinity Fabric-Verbindungstechnologie.

Am Beispiel der EPYC 9005-Serie bietet AMD Server-Prozessoren mit unterschiedlichen Kernumfängen an, indem es eine unterschiedliche Anzahl von CCDs konfiguriert. Nachdem die Rechenkerne und I/O-Funktionen getrennt entwickelt wurden, kann AMD die Anzahl der Rechen-Chiplets je nach Produktanforderung anpassen und verschiedenen Modulen ermöglichen, den für ihre Funktion besser geeigneten Fertigungsprozess zu verwenden. Dieser modulare Ansatz erhöht die Wiederverwendungsrate des Rechendesigns und bietet mehr Flexibilität für die Erweiterung von Prozessorprodukten.

Auf dieser Grundlage erforscht AMD zudem weiter die vertikale Stapeltechnologie. Am Beispiel von 3D V-Cache stapelt AMD zusätzliche L3-Cache-Dies über den Rechen-Chiplets durch Silizium-Durchkontaktierungen (TSV) und direktes Kupfer-zu-Kupfer-Bonding, um die Cache-Kapazität in einem begrenzten Gehäuseraum zu erhöhen. Im Vergleich zur reinen Erhöhung der Anzahl von Rechen-Chiplets erweitert dieser Ansatz die Integrationsfähigkeit des Chips in vertikaler Richtung.

AMD erweitert die Chiplet-Technologie zudem auf die heterogene Integration. Am Beispiel der Instinct MI300A integriert AMD Zen 4 CPU-Rechen-Chiplets, CDNA 3 GPU-Rechen-Chiplets und HBM3-Speicher in demselben Gehäuse, um einen einheitlichen Speicherzugriff zwischen CPU und GPU zu realisieren. Dies mit unterschiedlichen Funktionen können jeweils geeignete Design- und Fertigungsmethoden verwenden und dann durch fortschrittliches Packaging zu einem vollständigen Rechensystem kombiniert werden.

Von der Modularisierung der Rechen-Chiplets der Zen-Architektur über das vertikale Cache-Stapeln von 3D V-Cache bis zur heterogenen Integration von CPU, GPU und HBM bei der MI300A erweitert AMD kontinuierlich die Anwendung von Chiplet in verschiedenen Produkten. Sein technischer Pfad erstreckt sich auch von der horizontalen Erweiterung der Rechenkerne allmählich auf das Cache-Stapeln und die Integration verschiedener Recheneinheiten.

Intel: Aufteilung von Tiles nach Funktionen und Prozessknoten, Kombination durch fortschrittliches Packaging

Intels Chiplet-Planung dreht sich hauptsächlich um die Tile-Architektur. Ein Tile kann als unabhängiges Siliziummodul mit einer bestimmten Funktion verstanden werden. Intel organisiert Funktionen wie Berechnung, Speicher und I/O innerhalb des Prozessors in verschiedenen Tiles und kombiniert sie dann über Verbindungen im Gehäuse zu einer vollständigen CPU. Ab der Xeon 6-Serie setzt Intel vollständig auf die modulare Tile-Architektur. Sowohl Produkte mit P-Kernen als auch mit E-Kernen nutzen die Kombination von Rechen-Tiles und I/O-Tiles, wobei die genaue Anzahl je nach Produktmodell variiert.

Am Beispiel der Granite Rapids-Serie der Xeon 6 P-Kerne konfiguriert Intel eine unterschiedliche Anzahl von Rechen-Tiles je nach Prozessormodell. Am Beispiel der Granite Rapids AP-Architektur werden 3 Rechen- und Speicher-Tiles sowie 2 I/O-Tiles verwendet. Innerhalb der Rechen- und Speicher-Tiles sind CPU-Kerne, Cache und Speichercontroller integriert, die für die Hauptberechnungsaufgaben und den Speicherzugriff zuständig sind. Die I/O-Tiles sind für externe Hochgeschwindigkeitsschnittstellen wie UPI, PCIe und CXL sowie teilweise Funktionen zur Beschleunigung der Datenverarbeitung zuständig. Verschiedene Tiles übernehmen jeweils entsprechende Aufgaben und tauschen dann Daten über die Verbindungen innerhalb des Gehäuses aus.

Die Aufteilung der Tiles nach Funktionen ermöglicht es Intel, die Rechenressourcen und die Tile-Konfiguration je nach Produktposition anzupassen und gleichzeitig verschiedene Fertigungsprozesse zur Kombination zu nutzen. In der Granite Rapids AP-Architektur verwenden die Rechen- und Speicher-Tiles den Intel 3-Prozess, und die I/O-Tiles den Intel 7-Prozess. CPU-Rechenkerne haben hohe Anforderungen an Transistordichte, Leistung und Energieeffizienz. Die Verwendung eines fortschrittlicheren Herstellungsverfahrens hilft, die Leistung des Rechenteils zu verbessern. Der I/O-Teil kann den entsprechenden Prozess je nach Anforderungen an Schnittstellen und Datenübertragung wählen. Auf diese Weise kann Intel verschiedene Funktionsmodule separat optimieren und den Druck auf die Fertigungskosten verringern, der dadurch entsteht, dass alle Module auf das fortschrittlichste Herstellungsverfahren angewiesen sind.

Mit zunehmender Anzahl von Tiles stellt der Datenaustausch zwischen den Chiplets auch höhere Anforderungen an die Verbindungen im Gehäuse. Dazu verwendet Intel die EMIB-Technologie (Embedded Multi-die Interconnect Bridge), um verschiedene Tiles zu verbinden. Der Kern besteht darin, kleine Siliziumbrücken in das Gehäusesubstrat einzubetten. In den Siliziumbrücken befinden sich mehrschichtige Metallleitungen. Die Chips sind über Mikro-Bumps mit den Siliziumbrücken verbunden, wodurch hochdichte Verbindungskanäle zwischen verschiedenen Dies entstehen. Im Vergleich zu Lösungen mit großflächigen Silizium-Interposern setzt EMIB Siliziumbrücken nur an den Stellen ein, an denen Hochgeschwindigkeitsverbindungen benötigt werden. Dies reduziert den Bedarf an großflächigen Silizium-Interposern, hilft, Gehäusestruktur und Kosten zu steuern, und unterstützt gleichzeitig die Hochgeschwindigkeitskommunikation zwischen mehreren Dies. Intel hat zudem die vertikale Stapeltechnologie Foveros entwickelt und erforscht die Kombination von EMIB und Foveros in anderen Gehäuselösungen, um die Integrationsmethoden für mehrere Dies weiter auszuweiten.

Arm: Offene Rechensubsysteme und Dual-Chiplet-CPU werden parallel vorangetrieben

Arms Chiplet-Planung hat ihre Besonderheiten. Seit langem bietet Arm hauptsächlich CPU-Kern-IP und Rechensubsysteme für Chipdesign-Unternehmen an, um Partner bei der Entwicklung eigener Prozessoren zu unterstützen. Daher konzentriert sich Arms Planung im Chiplet-Bereich hauptsächlich auf die vorintegrierte Berechnung von Modulen, Schnittstellenkonfiguration und offenes Ökosystem. In den letzten Jahren hat Arm sein Geschäft auch auf eigene Chipprodukte ausgedehnt und verschiedene Chiplet-Integrationsmethoden erforscht.

Unter anderem ist Neoverse CSS (Compute Subsystems) eine vorintegrierte Rechenplattform, die Arm für den Rechenzentrums- und Servermarkt eingeführt hat. Es integriert Neoverse CPU-Kerne, das Core Mesh Network (CMN), Speicher, I/O und zugehörige Steuermodule und wird konfiguriert, verifiziert und leistungsoptimiert. Partner können auf dieser Grundlage die Anzahl der Kerne, die Speicherkonfiguration und die I/O-Schnittstellen je nach Produktanforderung anpassen und dann selbst entworfene Funktionsmodule hinzufügen, um kundenspezifische Prozessoren zu entwickeln.

Bei der Chiplet-Verbindung unterstützt Neoverse CSS Schnittstellen für Verbindungen zwischen Dies wie AMBA CHI C2C, die für Multi-Chiplet-Prozessoren und heterogene Rechensysteme verwendet werden können. Arm arbeitet zudem über das Ökosystem Arm Total Design mit Unternehmen aus Chipdesign, EDA-Tools, Waferfertigung und Packaging zusammen, um Partner Unterstützung von der IP-Integration bis zur Chipherstellung zu bieten. Dieser Ansatz reduziert den Design- und Verifizierungsaufwand, den Kunden benötigen, um ein Rechensubsystem von Grund auf aufzubauen, und beschleunigt den Entwicklungsprozess von kundenspezifischen Chips.

Im März 2026 hat Arm die Arm AGI CPU offiziell vorgestellt. Dies ist das erste eigene serienreife Chipprodukt von Arm seit seiner Gründung vor mehr als 35 Jahren und markiert die Ausweitung seines Geschäfts von der Bereitstellung von Prozessor-IP und Rechensubsystemen auf vollständige CPU-Produkte. Die Arm AGI CPU wird auf Basis von Neoverse V3 CSS entwickelt, ist für KI-Rechenzentren und Agent-Arbeitslasten ausgelegt und bietet verschiedene Konfigurationen mit 64 Kernen, 128 Kernen und 136 Kernen.

Bei der Chip-Integration verwendet die Arm AGI CPU ein Dual-Chiplet-Design. Laut den auf der Hot Chips 2026 veröffentlichten Architekturinformationen von Arm ist in jedem Chiplet ein Neoverse V3 CPU-Kern, ein Sechskanal-DDR5-Speichersubsystem und zugehörige I/O-Funktionen integriert. Die beiden Chiplets sind über die UCIe-Verbindung verbunden, und der gesamte Prozessor unterstützt bis zu 12 Kanäle DDR5-Speicher. In jedem Chiplet wird zudem das CMN-S3-Mesh-Verbindungsnetz verwendet, das für die Verbindung von Ressourcen wie CPU-Kernen, Speicher und I/O zuständig ist. Die gesamte Bandbreite der UCIe-Verbindung zwischen den beiden Chiplets erreicht 2 TB/s.

Ein Merkmal dieses Designs besteht darin, dass die Rechenkerne und die lokalen Speicherressourcen in demselben Chiplet untergebracht werden. Lokale Rechenkerne können direkt auf die verbundenen Speicherressourcen zugreifen und die Abhängigkeit einiger Datenzugriffe von der Kommunikation zwischen verschiedenen Chiplets reduzieren. Für Arbeitslasten in Rechenzentren, die empfindlich auf Speicherbandbreite und Zugriffslatenz reagieren, hilft diese Organisationsweise, die Effizienz des lokalen Speicherzugriffs zu verbessern.

Bei der Dual-Chiplet-Architektur muss der Datenaustausch