Micron DRAM und NAND, die neueste Roadmap

Im vergangenen Monat veröffentlichte Micron Technology seinen Entwicklungsfahrplan für DRAM- und NAND-Flash-Speicher für die kommenden Jahre, in dem es Pläne zur Einführung von Wafer-Bonding-Technologie, neuen Materialien zur Verkleinerung der NAND-Flash-Zellengröße und EUV-Lithographie mit hoher numerischer Apertur offenlegte und detailliert die Fortschritte auf dem Weg zum 3D-DRAM erläuterte.

Möglicherweise der auffälligste Teil von Microns aktuellen Plänen ist die geplante Erweiterung seines Portfolios an kundenspezifischen DRAM- und NAND-Produkten, da die Nachfrage von Entwicklern künstlicher Intelligenz nach Speicherlösungen, die für ihre einzigartige Prozessorarchitektur und spezifische Workloads optimiert sind, stetig wächst.

„DRAM nähert sich derzeit den atomaren Grenzen: Obwohl wir von den kommenden mehreren planaren Knoten überzeugt sind, legen wir großen Wert darauf, den optimalen Zeitpunkt für die Markteinführung von 3D-DRAM in Bezug auf Kosten und Leistung zu gewährleisten“, sagte Scott DeBoer, Präsident, Chief Technology Officer und Chief Product Officer von Micron Technology, auf einer Unternehmensveranstaltung Anfang dieses Monats. „Bei 3D-NAND konzentrieren wir uns wirklich darauf, neue Materialien zu nutzen, um die Dichte der Zellenstruktur zu erhöhen, und uns weiterhin auf die zukünftige XYZ-Skalierung zu konzentrieren.“

DRAM: 4F²-Zelle wird abgeschafft

Überraschenderweise hat Micron beschlossen, die Produktion von DRAM mit 4F²-Speicherzellen einzustellen, was sich deutlich von den Vorgehensweisen von Wettbewerbern wie CXMT, Samsung und SK Hynix unterscheidet. Laut Micron gibt es derzeit keinen praktikablen Skalierungspfad mehr für die technologische Entwicklung. Stattdessen umfasst der Entwicklungsfahrplan von Micron für die kommenden Jahre Wafer-Bonding, EUV-Lithographie mit hoher numerischer Apertur, neue Materialien und schließlich 3D-DRAM. Das Unternehmen plant, im zweiten Halbjahr 2027 die Massenproduktion seines nächsten 1δ-Speichers aufzunehmen, während die nachfolgenden Technologien 1ε, ζÅ und ηÅ sich in unterschiedlichen Entwicklungsstadien befinden. Gleichzeitig entwickelt Micron zwei Generationen von 3D-DRAM, die schließlich die traditionellen planaren Speicher ersetzen sollen.

Die derzeit in der Massenproduktion eingesetzte 1γ (1-Gamma)-DRAM-Prozesstechnologie von Micron ist der erste DRAM-Knoten des Unternehmens, der EUV-Lithographie einsetzt. Zuvor nutzte Micron stets Mehrfachbelichtungsverfahren mit DUV-Lithographie und blieb mit Samsung und SK Hynix wettbewerbsfähig, die auf EUV-Lithographie zur Herstellung kritischer Schichten setzen.

Der nächste 1δ (1-Delta)-Fertigungsprozess von Micron Technology befindet sich derzeit in der Phase der Ausbeutungssteigerung und soll im zweiten Halbjahr 2027 in die Massenproduktion gehen. Das Unternehmen erwartet, dass diese Technologie die Bitdichte um etwa 20 % im Vergleich zum 1γ-Prozess steigert, während fortschrittliches Hoch-K-Dielektrikum-Metallgatter (HKMG)-CMOS, neue Materialien, Ångström-genaue Prozesssteuerung und intelligente Geräte die Leistung, Energieeffizienz und schließlich die Ausbeute verbessern und die Kosten senken werden.

Micron plant, 1δ-DRAM in den USA zu fertigen und diese Technologie in den nächsten Generationen von DDR, LPDDR, Grafikspeicher, HBM5, vertikalem HBM (vHBM) und vertikalem Edge-Inferenzspeicher (vEIM) einzusetzen. Gleichzeitig wird dieser Prozessknoten zur Herstellung von HBM5-, vHBM5- und vEIM-Produkten zusätzliche Funktionen wie Through-Silicon-Vias (TSV) unterstützen, um die Wärmeableitungsleistung zu verbessern.

Der nachfolgende 1ε (1-Epsilon)-Prozess wird Wafer-Bonding-Technologie einsetzen, die es Micron ermöglicht, unterschiedliche Strukturen auf verschiedenen Wafern zu fertigen und diese anschließend miteinander zu verbinden. Dieses Verfahren erhöht die Flexibilität bei Speicherdesign und -fertigung, aber Micron hat noch keine spezifischen Umsetzungspläne für sein Wafer-Bonding veröffentlicht, einschließlich der zu verbindenden Strukturen und der Verbesserungen, die diese Technologie in Bezug auf Dichte, Leistung und Stromverbrauch bringen wird. Der Prozess befindet sich noch in der Entwicklung, es wurden keine Pläne für die Massenproduktion bekanntgegeben.

Der ζÅ (Zeta-Ångström)-Fertigungsknoten von Micron befindet sich noch in einem frühen Entwicklungsstadium. Er wird die EUV-Lithographie mit hoher numerischer Apertur (High-NA) in die Speicherfertigung einführen, um die kritischen Abmessungen weiter zu verkleinern. Das Unternehmen hat noch nicht mitgeteilt, wie viele Schichten die Lithographie mit hoher numerischer Apertur erfordert, wie groß die erwartete Dichtesteigerung ist und wann diese Technologie in die Massenproduktion gehen wird. Es ist jedoch offensichtlich, dass dieser Knoten erst mindestens 2030 verfügbar sein wird, einige Jahre später als Samsung und SK Hynix, die planen, die High-NA-EUV-Technologie ab 2028 in ihren DRAM-Fabriken einzusetzen.

Der ηÅ (Ångström)-Prozess ist die am weitesten entfernte Generation im von Micron veröffentlichten planaren DRAM-Fahrplan und befindet sich noch in der Explorationsphase. Nachdem Micron die High-NA-EUV-Lithographie in den DRAM-Fertigungsprozess eingeführt hat, plant das Unternehmen, andere Miniaturisierungstechnologien auszuprobieren. Obwohl Micron neue Materialien erwähnt hat, hat es diese nicht spezifiziert und nicht erläutert, wie sie die Gerätestruktur beeinflussen werden. Diese neuen Materialien können neue Photoresists, Abscheidungspräkursoren, Dielektrika oder leitfähige Materialien umfassen, die es Micron ermöglichen, kleinere Transistoren und Kondensatoren zu fertigen und schließlich die Dichte der DRAM-Zellen zu erhöhen.

3D1 und 3D2:

Der Übergang zu 3D-DRAM steht bevor

Gleichzeitig mit der Entwicklung des traditionellen DRAM entwickelt Micron Technology zwei Generationen von 3D-DRAM, die derzeit als 3D1 und 3D2 bezeichnet werden. Im Gegensatz zu planarem DRAM, das hauptsächlich auf kleinere Speicherzellen zur Erhöhung der Bitdichte setzt, nutzt 3D-DRAM die vertikale Dimension, um mehr Speicherzellen in einer bestimmten Fläche unterzubringen. Micron plant, diese Technologie einzuführen, sobald die Herstellungskosten und die Leistung von 3D-DRAM mit denen des traditionellen DRAM vergleichbar sind. Das Unternehmen hat noch keine Angaben zu seiner Architektur, der Anzahl der Schichten oder der Zieldichte veröffentlicht.

Zusammengefasst konzentriert sich Microns Fahrplan auf die Weiterentwicklung von DRAM auf Basis von 6F²-Zellen, was sich von den Plänen von CXMT, Samsung und SK Hynix unterscheidet.

Tatsächlich hat Micron zwar seinen zukünftigen Speicherarchitektur-Fahrplan bis 2030 skizziert, aber sein DRAM-Fertigungsfahrplan sieht nur für den 1δ-Prozess ein klares Produktionsfenster vor, das im zweiten Halbjahr 2027 in die Massenproduktion gehen soll. Das Unternehmen hat noch keine Produktionstermine für nachfolgende planare DRAM-Knoten oder irgendeine Generation von 3D-DRAM offengelegt.

Kundenspezifische HBM und vertikale Speicherarchitektur

Neben dem traditionellen DRAM plant Micron, seine zukünftigen Fertigungstechnologien auf HBM4E, HBM5, HBM5E sowie neue vertikal integrierte Speicherarchitekturen anzuwenden. Zuerst wird das Unternehmen HBM4E-Standardversionen und kundenspezifische HBM-Produkte anbieten, gefolgt von kundenspezifischen HBM5E, vHBM und vEIM (vertikalem Edge-Inferenzspeicher). All dies wird die Wiederbelebung von kundenspezifischen Speicherprodukten in der Massenproduktion markieren.

Kundenspezifisches HBM4E (cHBM4E) ermöglicht es Microns Kunden, die Breite des Speicher-I/O zu verkleinern und/oder zusätzliche Logik in den Basissubstrat des Speichers zu integrieren, wodurch wertvoller Chip-Platz für Rechenaufgaben freigesetzt und Leistung und Stromverbrauch für spezifische KI-Beschleuniger optimiert werden. Einige dieser Funktionen befanden sich ursprünglich auf dem ASIC-Chip selbst, sodass ihre Verlagerung näher am Speicher die Gesamtsystemeffizienz verbessern sollte, sagte Scott DeBoer, Präsident, Chief Technology Officer und Chief Product Officer von Micron.

DeBoer sagte: „Wenn wir den Basischip gemeinsam entwerfen, werden normalerweise einige Logikelemente, die ursprünglich in die GPU-Schaltung gehören sollten, auf den Basischip ausgelagert, damit der Basischip näher am Speicher liegt. In der Entwicklungsphase von vertikalem HBM ist es weiterhin realistisch, sinnvollere Funktionen auf den Basischip zu verlagern.“

Um diese Funktionen zu unterstützen, plant Micron, fortschrittliche Foundry-Prozesstechnologien auf den Basissubstraten von Standard- und kundenspezifischen HBM-Produkten einzusetzen, hat aber noch keine spezifischen Prozessknoten bekanntgegeben. Für kundenspezifische Designs wählt das Unternehmen den kostengünstigsten Prozess aus, der die Anforderungen der Kunden erfüllt. Zum Beispiel erwartet Micron, dass HBM4E fortschrittlichere CMOS-Technologie benötigt, um seine Leistungs- und Stromverbrauchsziele zu erreichen.

In der Zukunft plant Micron die Einführung der vertikalen HBM-Technologie (vHBM), bei der der Speicher direkt über ASICs und CPUs gestapelt wird, anstatt wie bei traditionellem HBM neben ihnen über eine Zwischenschicht platziert zu werden. Diese Architektur verspricht eine deutliche Erhöhung der Bandbreite dank dichter vertikaler Verbindungen (sowie einer deutlich verringerten Latenz durch die benachbarte Platzierung), bringt aber gleichzeitig große Herausforderungen im Zusammenhang mit Stromversorgung und Wärmeableitung mit sich. Um diese Herausforderungen zu bewältigen, plant Micron, Hybrid-Bonding-Technologie für fortgeschrittene Verbindungen einzusetzen und Kühlkörper sowie wärmebewusste Designs zu integrieren. Bemerkenswerterweise erwartet das Unternehmen, dass in einigen Designs traditionelles HBM und vHBM koexistieren werden, wobei vHBM die maximale Bandbreite bereitstellt und traditionelles HBM die Kapazitätsanforderungen erfüllt.

Eine weitere in Entwicklung befindliche Technologie ist der vertikale Edge-Inferenzspeicher (vEIM), der viele Verpackungs- und Integrationstechnologien mit HBM teilt, aber auf Anwendungen abzielt, die mehr Wert auf Energieeffizienz als auf maximale Bandbreite legen. Die erste Generation von vEIM von Micron zielt darauf ab, eine Bandbreite von 2 TB/s ähnlich wie HBM4 bereitzustellen, während der Energieverbrauch pro Bit-Datenübertragung unter 1 Pikojoule gehalten wird.

Beide Architekturen erfordern eine enge Zusammenarbeit mit Kunden, um Speicher, Logik, Verpackung und Wärmeableitungseigenschaften für spezifische Anwendungen zu optimieren, sodass Micron mit Kunden zusammenarbeiten muss, um den Erfolg von vHBM und vEIM zu gewährleisten. Bemerkenswerterweise beschränken sich die spezifischen Entwicklungsarbeiten von Micron für Kunden nicht auf HBM und EIM.

Zum Beispiel arbeitet das Unternehmen mit Meta zusammen, um die Leistung von LPDDR6 für Anwendungen in Rechenzentren zu optimieren, hauptsächlich in Bezug auf Zuverlässigkeit, Wartbarkeit und Verfügbarkeit. Micron erwartet, dass der Stromverbrauch von LPDDR6 um etwa 35 % niedriger sein wird als der von LPDDR5, was für die Bereitstellung von hochdichten Speichern von entscheidender Bedeutung ist. Darüber hinaus plant das Unternehmen die Zusammenarbeit mit wichtigen Kunden bei der Entwicklung von DDR6 (mit dem doppelten Bandbreitenziel von DDR5), um ihre Anforderungen besser zu verstehen und schließlich zu erfüllen.

Bei der Erörterung der Kundenzusammenarbeit betonte DeBoer, dass Micron jetzt schon von der ersten Phase der Produktdefinition an mit Kunden zusammenarbeitet, durchläuft alle Phasen des gemeinsamen Entwurfs, der Entwicklung, Validierung und Massenproduktion. Der leitende Angestellte sagte, dass dieser Ansatz sich stark von dem früheren Modell der Kundenzusammenarbeit des Unternehmens unterscheidet.

„In allen unseren KI-Koinnovationsprojekten konzipieren, entwerfen, entwickeln und validieren wir gemeinsam und liefern dann in großem Maßstab aus“, sagte DeBoer. „Diese Gelegenheit ist wirklich einzigartig. Sie unterscheidet sich stark von der Art und Weise, wie wir vor drei oder vier Jahren mit Kunden interagiert haben.“

Fortgeschrittenes CMOS: Leistungssteigerung um mehr als das 10-fache

Neben der Verkleinerung der DRAM-Zellengröße und der Entwicklung vertikaler Speicherarchitekturen entwickelt Micron Technology auch fortschrittliche CMOS-Technologien für Peripherieschaltungen. Der Fahrplan des Unternehmens umfasst mehrere Generationen von DRAM-CMOS-Logikschaltungen mit Hoch-K-Dielektrikum-Metallgatter-Transistoren sowie die erste und zweite Generation von 3D-CMOS-Technologien.

Micron erwartet, dass diese technologischen Fortschritte die Leistung seiner CMOS-Logik zwischen 2020 und 2030 um mehr als das 10-fache steig