Die DRAM-Technologie ist an einem Scheideweg angekommen.

Kürzlich hat die DRAM-Industrie unterschiedliche Antworten auf die Frage nach der zukünftigen technologischen Entwicklung gegeben.

Am 9. Oktober kündigte Changxin Technology auf der 4. Konferenz für integrierte Chips und Chiplets in Shanghai an, dass sie voraussichtlich Ende des Jahres eine neue Generation von DDR5 RDIMM-Serverspeichern auf den Markt bringen wird, die die 4F²-Architektur und die Hybrid-Bonding-Technologie kombiniert. Drei Tage später bekräftigte Song Jae-hyuk, CTO der Halbleitersparte von Samsung Electronics, auf der SEDEX 2026, dass das Unternehmen die Entwicklung von 4F² weiter vorantreibt; SK Hynix hat bereits auf der IEEE VLSI-Konferenz 2025 die 4F²-Vertikal-Gate (VG)-Plattform in den 30-jährigen DRAM-Fahrplan für 10 Nanometer und darunter aufgenommen.

Am 21. Oktober gab Scott DeBoer, Präsident und Chief Technology & Product Officer von Micron, jedoch auf dem jährlichen technischen Webinar eine andere Antwort: Keine Entwicklung von 4F².

DeBoer erklärte, dass Micron mehr als zwanzig Jahre lang 4F² erforscht habe und schließlich festgestellt habe, dass diese Technologie aufgrund von Mängeln in Bezug auf Komplexität und Kosten keinen praktikablen Skalierungspfad aufweist.

Dies ist möglicherweise kein gewöhnlicher Streit um die Iteration von Prozessknoten, sondern die erste klare technologische Trennung in der jahrzehntelangen globalen DRAM-Industrie, die bisher nur einen einzigen Weg der planaren gleichmäßigen Miniaturisierung verfolgt hat. Soll man weiterhin die letzten Vorteile der Architektur in der zweidimensionalen Ebene ausschöpfen oder frühzeitig auf den dreidimensionalen Stapelpfad setzen? Die DRAM-Industrie steht vor einer strategischen Entscheidung an der Kreuzung der physikalischen Grenzen.

Worum geht es eigentlich im Streit um 4F²?

Von 6F² zu 4F²: Die zugrundeliegende Logik der Zellenminiaturisierung

Die Kernspeicherzelle von DRAM besteht aus einem Transistor und einem Kondensator (1T1C-Struktur). Die Chipfläche, die eine Zelle einnimmt, wird normalerweise mit „F²“ gemessen, wobei F die kleinste charakteristische Größe des Prozesses darstellt.

In den letzten mehr als zwanzig Jahren haben die weltweit gängigen DRAM-Produkte die 6F²-Architektur verwendet, d. h. eine einzelne Speicherzelle nimmt eine rechteckige Fläche von 3F×2F ein. Dieses Layout erreicht das optimale Gleichgewicht zwischen Prozessherstellbarkeit, elektrischer Leistung und Kosten. Es wurde von dem 80-nm-Prozess bis zu den 10-nm-Knoten verwendet und unterstützte die kontinuierliche Erhöhung der DRAM-Dichte.

4F² wird von der Branche als der „letzte Schritt“ der planaren DRAM-Miniaturisierung angesehen – die Zellenfläche wird von dem 3F×2F-Rechteck bei 6F² auf ein 2F×2F-Quadrat komprimiert, was eine theoretische Flächenreduzierung von etwa einem Drittel bedeutet. Die von Samsung auf der ISSCC 2026 vorgestellten Prototypdaten zeigen, dass die Anzahl der Die pro Wafer um etwa 20-30 % gesteigert werden kann, was das Layoutschema mit der höchsten Dichte unter der planaren Architektur ist.

Dies ist keineswegs eine einfache Größenanpassung. Um das 4F²-Layout zu realisieren, muss der ursprünglich horizontal platzierte Transistor vertikal aufgestellt werden. Durch eine vertikale Kanal- oder vertikale Gate-Struktur kann die effektive Kanallänge beibehalten werden, ohne die horizontale Fläche zu vergrößern, wodurch der Kurzkanaleffekt gemildert und der Leckstrom unterdrückt wird.

Mit anderen Worten: 4F² ist im Wesentlichen eine Rekonstruktion der Transistorarchitektur und nicht eine bloße lithografische Miniaturisierung.

Micron: 4F² bringt keinen praktischen Nutzen

Als einer der ersten Hersteller, der die 4F²-Architektur erforscht hat, ist die Ablehnung von Micron äußerst gewichtig. Scott DeBoer, Präsident und Chief Technology & Product Officer von Micron, erklärte auf der Konferenz ausdrücklich: „Teile der Diskussion über 4F² sind im Wesentlichen Ablenkungstaktiken. Der Kernfaktor, der die Bitdichte von DRAM bestimmt, ist der Abstand zwischen den Kondensatoren, nicht die Anordnung der Transistoren.“

Seine Kernlogik lautet: Der wahre Engpass der DRAM-Dichte sind nicht die Transistoren, sondern die Speicherkondensatoren. Um eine zuverlässige Datenspeicherung zu gewährleisten, müssen die Kondensatoren eine ausreichende Ladungsmenge beibehalten, was bestimmt, dass es eine physikalische Untergrenze für den Abstand und die Größe der Kondensatoren gibt. Unabhängig davon, ob das 4F²- oder 6F²-Layout verwendet wird, muss letztendlich der vorgegebene Kondensatorabstand eingehalten werden. Obwohl 4F² die Transistorfläche verkleinert, kann es die Dichtegrenze, die durch die Kondensatoren verursacht wird, nicht durchbrechen, sondern erhöht stattdessen die Prozesskomplexität und die Herstellungskosten erheblich.

Nach dieser Logik wird der Dichtevorteil von 4F² überschätzt, wenn der Kondensatorabstand an fortgeschrittenen Knoten nicht gleichzeitig verkleinert werden kann. Die für die Realisierung von 4F² erforderlichen Transistoren mit vertikalem Kanal stellen extrem strenge Anforderungen an die Prozessfenster der Atomlagenabscheidung und der selektiven Epitaxie, sodass Herstellungskosten und Komplexität tatsächlich steigen.

Micron gibt an, dass das Unternehmen mehr als 20 Jahre lang 4F² erforscht und mehrere Generationen von Prototypvalidierungen abgeschlossen hat, aber zu dem endgültigen Schluss gekommen ist: Es gibt keinen skalierbaren Miniaturisierungspfad mit Serienproduktionsfähigkeit, und der Dichtevorteil wird vollständig durch Prozesskosten und Ausbeuteverluste aufgehoben. Daher hat Micron beschlossen, die 4F²-Route vollständig aufzugeben und alle Forschungs- und Entwicklungsressourcen in die fortlaufende Optimierung von 6F² und die 3D-DRAM-Technologie zu investieren.

Samsung und SK Hynix: Weiteres Engagement für 4F²

Im Gegensatz zu der Einschätzung von Micron lässt sich die Logik von Samsung und SK Hynix zusammenfassen: 4F² ist eine unverzichtbare Validierungsplattform, um die Schlüsselprozessmodule von 3D DRAM zu erproben.

Aus der Perspektive des kurzfristigen Dichtevorteils kann die 4F²-Architektur auch bei vorhandenem Kondensatorengpass eine Zellenflächenreduzierung von etwa 30 % unter den aktuellen Prozessknoten erreichen, sodass es sich lohnt, sie weiter voranzutreiben.

Als Kernrichtung der nächsten Generation der planaren Architektur kann die vorzeitige Massenproduktion und der Aufbau von Patentbarrieren die technologischen Standards der Branche definieren und die Initiative im zukünftigen Wettbewerb ergreifen. Darüber hinaus haben Samsung und SK Hynix jahrelang Forschungs- und Entwicklungsressourcen in die 4F²-Richtung investiert und eine große Anzahl technologischer Errungenschaften und Patente angesammelt, sodass die versunkenen Kosten sehr hoch sind. Ohne eindeutig bessere Alternativen ist die Fortsetzung des aktuellen Forschungs- und Entwicklungsrhythmus eine sicherere Wahl.

Die Route von Samsung ist am konkretesten. Im Februar 2026 stellte Samsung auf der ISSCC 2026 einen 16-Gb-4F²-DRAM-Prototyp vor, der Transistoren mit vertikalem Kanal (VCT) und die Hybrid-Kupfer-Bonding-Technologie zwischen Wafern kombiniert. Dies ist die weltweit erste öffentliche Praxis, die die 4F²-Zellenstruktur mit dem VCT-Prozess kombiniert.

Das von Samsung vorgestellte Muster ist ein 16-Gb, 32-Bank-VCT-DRAM im 10-nm-Prozess (Quelle: Halbleiterindustrie-Bericht)

Im April produzierte Samsung weiter funktionierende Wafer unter 10 Nanometer auf Basis der 4F²-Architektur mit einer tatsächlichen Leiterbahnbreite von etwa 9,5 bis 9,7 Nanometer. Nach den Plänen von Samsung wird 4F² + VCT nacheinander auf drei DRAM-Produktgenerationen 10a, 10b und 10c angewendet, und erst am 10d-Knoten wird vollständig auf 3D DRAM umgestellt.

Dies bedeutet, dass Samsung 4F² als prozessuale Grundlage für drei Generationen positioniert: Die Kanalbildung von VCT, die Ausrichtgenauigkeit des Wafer-Bondings und die getrennte Herstellung von Zellenarrays und Peripherieschaltkreisen – alle Fähigkeiten, die für 3D DRAM erforderlich sind – werden zuerst unter der planaren Architektur im Hinblick auf Ausbeute und Prozessreife weiterentwickelt. Beim Stapeln muss nur noch das Problem des vertikalen Stapels gelöst werden, ohne gleichzeitig mit den mehrfachen Unsicherheiten von „neuer Transistorstruktur + neuer Integrationsmethode + neuer Stapelarchitektur“ konfrontiert zu sein.

Die Route von SK Hynix ist methodisch gleich aufgebaut wie die von Samsung, unterscheidet sich jedoch in Rhythmus und Schwerpunkten.

Im Juni 2025 veröffentlichte SK Hynix auf der IEEE VLSI-Konferenz offiziell die technologische Route der 4F²-VG: Das Gate des Transistors wird vertikal platziert, und der Kanal umgibt das Gate, um die 4F²-Zellenfläche zu realisieren. Diese Technologie integriert die Bitlinienabschirmung (BLS), um Kopplungsrauschen zu unterdrücken, und die gemeinsame Back-Gate (BG)-Technologie, um die Schwellspannungssteuerung zu verbessern und den Durchlass-Gate-Effekt zu mildern. Gleichzeitig wird die Chip-Dünnungstechnologie eingesetzt, um die Zuverlässigkeit der Wafer-Bonding-Struktur zu gewährleisten.

SK Hynix erklärte ausdrücklich, dass die 4F²-VG-Plattform auf Prozessknoten von 10 nm und darunter abzielt und voraussichtlich eine Bitdichtesteigerung von mehr als 20 % erreichen wird.

Berichten zufolge plant SK Hynix, 4F² und vertikale Transistoren am 10b-Knoten statt am 10a-Knoten einzuführen, ein Knoten später als Samsung. Teilweise liegt das daran, dass die Entwicklungsabschlusszeit am 1d-Knoten etwa 3 Monate und die Vorbereitung für die Massenproduktion etwa ein halbes Jahr später als bei Samsung liegt.

Der Rhythmus der technologischen Validierung von SK Hynix ist jedoch nicht langsam: Im Juli 2026 hat SK Hynix die Lese- und Schreibfunktionen der 4F²-bezogenen Technologien durch Testarrays validiert; im selben Monat wurden auf der VLSI Konferenz die Strukturen der Bitlinienabschirmung und des gemeinsamen Back-Gates veröffentlicht, um die Lesefehlerrate zu senken. Außerdem ist geplant, auf der IEDM im Dezember das Design von „kondensatorlosem 4F²“ vorzustellen, das ausdrücklich als vollständig kompatibel mit dem bestehenden vertikalen Gate-DRAM-Prozess beschrieben wird.

Mit der parallelen Zwei-Richtungs-Strategie von SK Hynix wird VG als kurzfristiger Hebel zur Dichtesteigerung und 3D DRAM als langfristige Alternative verwendet, wobei beide dieselbe Reihe von Prozessinnovationen gemeinsam nutzen – um die Worte ihres CTOs zu verwenden: „Einige warnen vor dem Kostenanstieg, der durch die Anzahl der Stapelschichten verursacht wird, aber dies kann durch kontinuierliche technologische Innovationen gelöst werden.“

Aus den Überlegungen von Samsung und SK Hynix lässt sich ungefähr verstehen: Die Herstellungskomplexität von 4F² ist kein Kostenfaktor, der vermieden werden muss, sondern eine technische Herausforderung, die vorzeitig verstanden und gemeistert werden muss. Wenn man sie überspringt, bedeutet das, dass grundlegende Fähigkeiten wie VCT und Hybrid-Bonding im Zeitalter von 3D DRAM noch im Forschungs- und Entwicklungsstadium verbleiben, anstatt in der Phase der Serienvalidierung zu sein.

Changxin Memory: Der „Verfolger“, der mit 4F² die Kurve kriegt

Die Fortschritte von Changxin Memory im Bereich 4F² sind eine vielbeachtete chinesische Variable in dieser globalen technologischen Meinungsverschiedenheit.

Im Oktober 2026 kündigte Changxin Technology auf der 4. Konferenz für integrierte Chips und Chiplets offiziell an, dass die selbst entwickelte 4F²-Architektur einen entscheidenden Durchbruch erzielt hat. Eine neue Generation von DDR5 RDIMM, die die 4F²-Architektur und die Hybrid-Bonding-Technologie kombiniert, wird Ende 2026 auf den Markt kommen und offiziell in den Serverspeichermarkt eintreten.

Es wird berichtet, dass das 4F²-Schema von Changxin eine selbst entwickelte VSG (Vertical Surrounded Gate, vertikal umschlossenes Gate)-Transistorstruktur verwendet. Durch ein Design des vertikal umschlossenen Kanals wird die Steuerungsfähigkeit des Gates verstärkt, um die Probleme von Leckstrom und Kurzkanaleffekt zu lösen und gleichzeitig eine erhebliche Verkleinerung der Zellenfläche zu erreichen.

Aus der Perspektive der technologischen Akkumulation hat Changxin seit seiner Gründung die Forschung und Patentanmeldung für 4F² gestartet. Derzeit gibt es mehr als 300 verwandte offizielle Patentfamilien. 2021 wurde das erste Papier zur 4F²-Architektur in Festlandchina veröffentlicht, und 2023 sowie 2025 wurden kontinuierlich Fortschritte in der Forschung und Entwicklung veröffentlicht – die technologische Akkumulation ist nicht das Ergebnis kurzfristiger Bemühungen.

Aus Sicht der begleitenden Prozesse ist die fünfte DRAM-Technologieplattform von Changxin (G5-Plattform) im September 2026 offiziell in die Massenproduktion gegangen, wobei die Anzahl der Die pro Wafer um mehr als 50 % gegenüber der vorherigen Generation gesteigert wurde, was die prozessuale Grundlage für die Markteinführung von 4F²-Produkten legt.

Wenn das Produkt wie geplant Ende des Jahres auf den Markt kommt, wird es das weltweit erste in Massenproduktion hergestellte 4F²