Die Landschaft der Chipherstellung wird neu geschrieben.

Früher folgte die Halbleiterindustrie einer klar arbeitsteiligen Betriebsweise: Chipdesign-Unternehmen definieren die Produkte, Wafer-Foundries übernehmen die Herstellung, und Verpackungs- und Testfabriken führen die nachfolgenden Verarbeitungsschritte durch. Alle Glieder der Kette verbinden sich über Bestellungen und einheitliche technische Standards. Der Ausbruch der Nachfrage nach KI-Rechenleistung hat jedoch die traditionellen Betriebsregeln der Chipherstellungsindustrie gebrochen.

Die Größe der Chips wird immer größer, und die Komplexität fortschrittlicher Fertigungsverfahren und fortschrittlicher Verpackungstechniken steigt stetig. Die erfolgreiche Auslieferung eines KI-Chips hängt nicht mehr nur von einem einzelnen Produktionsschritt ab: Wafer, HBM, Verpackungssubstrate und Tests – jedes Glied kann zum Engpass werden. Das bedeutet, dass die Herstellung von KI-Chips nicht mehr einfach nach den alten Arbeitsteilungsregeln schrittweise abgewickelt werden kann. Unter dem Druck der steigenden Nachfrage nach Rechenleistung wird die gesamte Industriekette ihre Produktionslogik neu gestalten.

Warum die traditionelle Arbeitsteilung nicht mehr funktioniert

Mit der stetigen Vergrößerung der KI-Großmodelle benötigen KI-Chips stärkere Rechenleistung, höhere Speicherbandbreite und effizientere Verbindungen zwischen den Chips. Die bloße Verkleinerung der Transistoren reicht nicht mehr aus, um alle Leistungsanforderungen zu erfüllen. Fortschrittliche Fertigungsverfahren, HBM-Speicher und fortschrittliche Verpackungstechniken bestimmen gemeinsam die Leistungsgrenze eines KI-Chips.

Nehmen wir Nvidias Blackwell-Architektur als Beispiel: Die GPU nutzt ein Zwei-Chip-Design, bei dem zwei Chips über Hochgeschwindigkeitsverbindungen zu einer Recheneinheit zusammengefasst werden, ergänzt um Hochbandbreitenspeicher für hohe Datendurchsätze. Solche Designs können die Rechenkapazität weiter steigern, machen aber auch den Herstellungsprozess komplexer.

Quelle: TrendForce

Mit steigender Komplexität von KI-Chips wird die Marktnachfrage auch schnell freigesetzt. TrendForce prognostizierte im März 2026, dass der weltweite Umsatz der Wafer-Foundry-Industrie im gesamten Jahr um 24,8 % im Vergleich zum Vorjahr steigen und etwa 218,8 Milliarden US-Dollar erreichen wird; dabei wird die Produktionskapazität von TSMC für 5/4-nm- und fortschrittlichere Verfahren bis Ende 2026 weiterhin voll ausgelastet sein. Der hohe Kapazitätsauslastungstreiber sind genau die KI-GPUs von Nvidia und AMD sowie die Bestellungen für selbst entwickelte Chips von Cloud-Anbietern und KI-Unternehmen wie Google, AWS und Meta.

Auch im Verpackungsbereich herrscht ähnlicher Druck: Die Größe und Verpackungsfläche von KI-Chips steigen stetig, sodass der Verbrauch an Wafern und Verpackungsressourcen pro Chip zunimmt. Die Kapazität für 2,5D-Fortschrittsverpackungen wie CoWoS ist seit 2023 stetig knapp, und der Angebotsdruck hat sich auch auf die Bereiche Verpackungsanlagen, Substrate und Schlüsselmaterialien ausgeweitet. Selbst wenn die Wafer-Fabriken ihre Kapazitäten stetig erweitern, wird die endgültige Auslieferung beeinträchtigt, solange die Verpackung oder andere Schlüsselkomponenten nicht synchron mithalten können.

Daher kann die traditionelle Betriebsweise, bei der jedes Glied der Industriekette nur für seinen eigenen Bereich zuständig ist, diese hochgradig gekoppelte Produktionskomplexität nicht mehr bewältigen, und die alten Branchengewohnheiten lockern sich dadurch. Alle Glieder der aktuellen Industriekette sind gezwungen, andere Entscheidungen zu treffen als in der Vergangenheit.

Chip-Unternehmen sind nicht mehr nur für das Design zuständig

Früher waren unter dem ausgereiften „Fabless + Foundry“-Modell Chipdesign-Unternehmen nur für die Definition der Produktspezifikationen und das Design von Schaltungslösungen zuständig, während die Herstellung an externe Wafer-Fabriken und Verpackungs- und Testfabriken übergeben wurde. Heutzutage sind fortschrittliche Herstellungsressourcen knapp, und das bloße Erteilen von Bestellungen reicht nicht mehr aus, um eine stabile Versorgung zu sichern. Daher beginnen führende Kunden, sich im Voraus an der Ressourcenplanung der Lieferanten zu beteiligen, indem sie langfristige Vereinbarungen schließen, Kapazitäten reservieren und Vorauszahlungen leisten.

Quelle: Nvidia

Im Juli 2026 unterzeichnete Amkor mit Nvidia eine 1,5 Milliarden US-Dollar teure mehrjährige Vereinbarung über fortschrittliche Verpackung und Entwicklung. Nvidia leistet Vorauszahlungen, um Amkor bei der Erweiterung seiner Kapazitäten für fortschrittliche Verpackung in den USA zu unterstützen. Am 21. Oktober desselben Jahres kündigten die beiden Seiten erneut ein Kooperationsprojekt zur Kapazitätserweiterung in Südkorea an, sodass der Gesamtbetrag der entsprechenden Vereinbarungen in den USA und Südkorea 3 Milliarden US-Dollar erreicht.

Ebenso gibt es ähnliche Regelungen im Testbereich. Nvidia leistet JY Memory eine Vorauszahlung von 1,1 Milliarden US-Dollar für Kapazitätsreservierung, um den Bau einer Testfabrik in den USA und den Kauf von Produktionsanlagen zu finanzieren. Das Ziel der Massenproduktion des Projekts ist für April 2027 festgelegt. In der Substrat-Lieferkette kündigte Nvidia am 21. Oktober die Zusammenarbeit mit Ibiden, Samsung Electro-Mechanics und XinXing Electronics an, mit dem Plan, die entsprechende Substratkapazität in den nächsten drei Jahren auf das 2,5-fache des aktuellen Niveaus zu steigern; dabei erhält auch Ibiden Unterstützung durch Nvidias Vorauszahlung für die Kapazitätsreservierung bei der Erweiterung seines Werks in Ono, Japan.

Diese Reihe von Kooperationen zeigt, dass Chipdesign-Unternehmen beginnen, sich an der Kapazitätserweiterung und Kapazitätsverteilung der Herstellungslieferanten zu beteiligen, indem sie Kapital und langfristige Nachfrageversprechen abgeben. Die Lieferanten erhalten klarere Nachfragesignale, und die Kunden sichern sich besser abgesicherte Herstellungsressourcen. Die Verbindung zwischen Chipdesign und Herstellung ist enger als je zuvor, und die Grenzen ihrer Zusammenarbeit erstrecken sich nun auf den Kapazitätsaufbau und die mittel- und langfristige Kapazitätsplanung.

Dieses Modell verstärkt jedoch auch die Polarisierung in der Branche: Führende Unternehmen mit ausreichend Kapital und der Fähigkeit, langfristige Großbestellungen zu zusichern, können sich vorrangig knappe Kapazitäten sichern. Für kleine und mittlere Hersteller mit schwächerer Finanzkraft und geringerer Verhandlungsmacht wird es schwieriger, vorrangige Lieferrechte zu erhalten.

Wettbewerber beginnen, sich gegenseitig Fertigungsdienstleistungen anzubieten

Die Sicherung von Kapazitäten durch Vorauszahlungen kann die Versorgungssicherheit erhöhen, aber der Aufbau neuer Produktionslinien und die Prozessvalidierung brauchen Zeit, sodass die Herstellungskapazitäten nicht kurzfristig aus dem Nichts erweitert werden können. Angesichts der anhaltend hohen Marktnachfrage suchen KI-Chip-bezogene Unternehmen nach externen Kapazitäten und übergeben Teile ihrer Produktionsschritte an Wettbewerber, die früher zum gegnerischen Lager gehörten.

Am 8. Oktober unterzeichnete GlobalFoundries mit TSMC eine fünfjährige langfristige Fertigungsvereinbarung mit einem Gesamtvolumen von etwa 2 Milliarden US-Dollar. GlobalFoundries wird in seinem Werk in Malta, New York, Silizium-Interposer für das fortschrittliche CoWoS-Verpackungsökosystem von TSMC liefern. Das Projekt soll voraussichtlich im ersten Halbjahr 2028 schrittweise in die Massenproduktion gehen. TSMC und GlobalFoundries waren ursprünglich Wettbewerber im Bereich Wafer-Foundry, aber in dieser Kooperation wechselt GlobalFoundries seine Rolle und übernimmt die fertigungsbegleitenden Aufgaben für das fortschrittliche Verpackungsökosystem von TSMC.

Diese Kooperation zeigt, dass die Arbeitsteilung in der Chipherstellungsindustrie neu geordnet wird. TSMC ergänzt die Versorgung mit Silizium-Interposern durch externe Einkäufe und konzentriert seine eigenen Ressourcen auf das Kerngeschäft mit fortschrittlichen Fertigungsverfahren und Verpackungen. GlobalFoundries nutzt seine vorhandenen Herstellungskapazitäten optimal und steigt in das hochwachsende Segment der fortschrittlichen KI-Verpackung ein. Beide Seiten geben den Wettbewerb nicht auf, sondern teilen die spezifischen Arbeitsschritte neu auf, basierend auf ihren jeweiligen technischen Reserven, Kapazitätsbedingungen und Kostenüberlegungen.

Auch in der HBM-Lieferkette lassen sich ähnliche Veränderungen der Arbeitsteilung beobachten. Laut einem Bericht der Seoul Economic Daily vom 18. Oktober 2026 arbeitet Nvidia gemeinsam mit Samsung und TSMC an der Entwicklung des kundenspezifischen Hochbandbreitenspeichers NVHBM, wobei der Logikchip des Speicherunterbaus nach Plan im 3-nm-Verfahren von TSMC hergestellt werden soll.

Wenn das im Bericht beschriebene Konzept umgesetzt wird, bedeutet dies, dass verschiedene Herstellungsschritte eines HBM-Produkts von mehreren Unternehmen gemeinsam durchgeführt werden können, die ihre jeweiligen technischen und kapazitiven Vorteile nutzen. Bei der Auswahl von Kooperationspartnern berücksichtigen Unternehmen nicht mehr nur, ob sie miteinander im Wettbewerb stehen, sondern auch die für die einzelnen Arbeitsschritte erforderlichen technischen Fähigkeiten, Kapazitätsbedingungen und Lieferungseffizienz.

Wafer-Foundries und Verpackungs- und Testunternehmen kämpfen um denselben Markt

Der Trend, die alten Grenzen der Branche zu durchbrechen, breitet sich auch auf die Bereiche Wafer-Foundry sowie Verpackung und Test aus. Da KI-Chips zunehmend auf Multi-Chip-Integration und Hochbandbreitenspeicher angewiesen sind, steigen die Anforderungen der fortschrittlichen Verpackung an die Verbindungsdichte und feinen Leitungen stetig, und die Prozesse nähern sich zunehmend der Waferfertigung an. Beispielsweise erfordert die Herstellung von Umverteilungsschichten (RDL) komplexere Lithographietechniken, um feinere Leitungsstrukturen zu erzeugen. Gleichzeitig stehen Wafer-Fabriken unter Druck bei der Kapazitätsverteilung und müssen vorrangig das Geschäft mit fortschrittlichen Fertigungsverfahren sichern, sodass einige nachgelagerte Arbeitsschritte Raum für professionelle Verpackungs- und Testfabriken bieten. Dadurch beginnen Wafer-Fabriken und Verpackungs- und Testfabriken, denselben Markt zu betreten.

TSMC ist das Beispiel für diese Veränderung. Als führendes Wafer-Foundry-Unternehmen integriert TSMC über Technologien wie CoWoS Logikchips und Hochbandbreitenspeicher in derselben Verpackung und hat die fortschrittliche Verpackung in das 3DFabric-Technologiesystem aufgenommen. Das bedeutet, dass die fortschrittliche Verpackung nicht mehr nur das ausschließliche Geschäft von Verpackungs- und Testfabriken ist.

Auf der anderen Seite beherrschen Verpackungs- und Testunternehmen wie Amkor schrittweise einige nachgelagerte Herstellungsfähigkeiten, die früher hauptsächlich von Wafer-Foundries übernommen wurden. Laut offiziellen Angaben hat Amkor schon früh 2,5D-Verpackungen aufgebaut und gemeinsam mit Unternehmen wie Samsung das H-Cube-Konzept für Hochleistungsrechen- und KI-Chips entwickelt. Das Management des Unternehmens erklärte auch, dass mit zunehmender Reife der entsprechenden Technologien Technologien wie 2,5D-Verpackungen, Mikro-Bumps und wafer-level Fan-Out-Verpackungen schrittweise in das Geschäftsspektrum von OSAT-Unternehmen aufgenommen werden könnten.

Die Verwischung der Geschäftsgrenzen bedeutet jedoch nicht, dass beide Seiten sich nur gegenseitig ersetzen können. 2024 kündigten TSMC und Amkor eine Kooperation an, um in Arizona, USA, ein engeres Modell der Zusammenarbeit bei fortschrittlicher Verpackung und Test aufzubauen; 2026 kündigten die beiden Seiten erneut eine zehnjährige Vereinbarung an, um den Aufbau der lokalen Kapazitäten für fortschrittliche Verpackung weiter voranzutreiben. Nach den veröffentlichten Kooperationsvereinbarungen ist TSMC für die fortschrittliche Waferfertigung zuständig, während Amkor die entsprechenden Verpackungs- und Testdienstleistungen übernimmt. Die beiden Unternehmen bieten durch engere Zusammenarbeit eine lückenlose Abwicklung von der Waferfertigung bis zur Verpackung und zum Test für ihre Kunden.

Es ist ersichtlich, dass die fortschrittliche Verpackung keine einfache Geschäftsverdrängung mit sich bringt, sondern eine Neuziehung der Grenzen zwischen Wafer-Foundries und Verpackungs- und Testunternehmen. Auch wenn in einigen hochwertigen Bereichen Wettbewerb auftreten kann, treiben Kapazitäten und Technologien die beiden Seiten zur weiteren Zusammenarbeit an.

Herstellungsverfahren sind nicht mehr nur Angelegenheit der Wafer-Fabriken

Die Veränderung des Arbeitsteilungsmodells zeigt sich nicht nur darin, wer welche Komponenten herstellt, sondern auch darin, wie die Herstellungstechnologien weiterentwickelt und verbessert werden.

In Bereichen wie rechnergestützte Lithographie, Defekterkennung und Prozesssteuerung werden große Mengen an Rechenressourcen und komplexe Softwaretools benötigt. Früher waren nach der Übermittlung der Layout-Dateien durch Chipdesign-Unternehmen die Einstellung und Optimierung der Herstellungsverfahren hauptsächlich Aufgabe der Wafer-Fabriken und Anlagenhersteller. Heutzutage sind die Rechenplattformen und KI-Tools der Designunternehmen tief in den gesamten Herstellungsprozess eingebunden.

Im Mai 2026 gaben Nvidia und TSMC ihre Zusammenarbeit bekannt, bei der Nvidias beschleunigte Rechen- und KI-Technologien in den Halbleiterdesign- und Herstellungsprozessen eingesetzt werden. TSMC nutzt Nvidias CUDA-X-Bibliotheken und KI-Modelle, um die Berechnungen der rechnergestützten Lithographie, die Transistor- und Prozesssimulation, die Steuerung fortschrittlicher Verfahren sowie den Betrieb der Wafer-Fabriken zu optimieren. Im Bereich der Defekterkennung werden auch Technologien wie Nvidias Metropolis und TAO Toolkit eingesetzt, um die Fähigkeiten der visuellen KI-Erkennung voranzubringen.

Die Aufgabe der rechnergestützten Lithographie besteht darin, die Chipdesign-Grafiken in Lithographiemasken umzuwandeln. Je fortschrittlicher der Prozessknoten ist, desto stärker steigt der Rechenaufwand. Laut öffentlichen Angaben von Nvidia kann seine GPU-beschleunigte cuLitho-Bibliothek für rechnergestützte Lithographie im Vergleich zu herkömmlichen CPU-Lösungen bei gleichen Gesamtbetriebskosten die Kosteneffizienz oder die Bearbeitungsdauer um 20 % bis 50 % verbessern, und seine cuEST-Bibliothek erreicht in chemischen Simulationsszenarien durchschnittlich eine Beschleunigung um das ca. 50-fache.

Durch diese Kooperation reichen die Fähigkeiten der Chipdesign-Unternehmen tatsächlich bis