Transistoren nach der 1-nm-Ära: Wettstreit der vier Großmächte

Über zwei Jahrzehnte hinweg hat die Halbleiterindustrie durch die ständige Neugestaltung der Transistorstrukturen stets den Schritten des Mooreschen Gesetzes gefolgt: von planaren Transistoren (Planar) über Fin-Feldeffekttransistoren (FinFET) bis hin zur heutigen Gate-All-Around (GAA)-Nanosheet-Struktur. Jede technische Iteration schafft etwa ein Jahrzehnt Entwicklungsraum für die Miniaturisierung von Chips.

Gegenwärtig, da führende Hersteller von Logikchips das Nanosheet-Verfahren in die Produktionsphase überführen, ist eine völlig neue Transistorarchitektur – der komplementäre Feldeffekttransistor (CFET) – zum Mittelpunkt des Interesses auf der IEDM (International Electron Devices Meeting) und dem VLSI-Symposium (Symposium für Sehr-Groß-Integrierte Schaltungen) geworden.

CFET platziert n-Typ- und p-Typ-Transistoren nicht mehr nebeneinander, sondern stapelt sie vertikal übereinander (Abbildung 1). Der Kerngedanke ist sehr anschaulich: Ein Standard-CMOS-Inverter erfordert eine NMOS- und eine PMOS-Vorrichtung, die nebeneinander angeordnet sind, was entsprechende Fläche auf dem Wafer beansprucht; durch vertikale Stapelung kann CFET theoretisch die gleiche logische Funktion auf etwa der Hälfte der horizontalen Fläche realisieren (Abbildung 2).

Derzeit betrachten mehrere Chiphersteller CFET als Schlüsselarchitektur, um die Miniaturisierung von Logikchips über den 2-Nanometer-Knoten hinaus voranzutreiben und in das „Sub-1-Nanometer“-Zeitalter einzutreten. In den letzten drei Jahren haben Intel, TSMC, Samsung und IBM Research die Machbarkeit dieser Architektur durch praktische Siliziumwafer-Verifizierungen nachgewiesen.

Zwei Wege zur gleichen Stapelstruktur

Es gibt hauptsächlich zwei Möglichkeiten, CFET (komplementären Feldeffekttransistor) zu konstruieren, und die Branche hat sich bisher noch nicht auf eine davon geeinigt.

Im Prozess der „monolithischen Integration“ werden untere und obere Transistoren nacheinander in aufeinanderfolgenden Prozessschritten auf demselben Wafer konstruiert – das heißt, zuerst wird die Herstellung der unteren Vorrichtung abgeschlossen, dann werden das Kanalmaterial und die Gate-Stapelung der oberen Vorrichtung darüber geformt. Diese Methode vereinfacht den gesamten Herstellungsprozess, aber der Nachteil ist, dass der fertiggestellte untere Transistor alle Wärmebehandlungs- und Ätzschritte aushalten muss, die für die Konstruktion der darüber liegenden Vorrichtungen erforderlich sind.

Im Prozess der „sequentiellen Integration“ hingegen werden untere und obere Transistoren auf unterschiedlichen Wafern hergestellt (normalerweise in unterschiedlichen Phasen des Prozesses, manchmal sogar mit unterschiedlichen Kanalmaterialien) und anschließend miteinander verbunden. Die sequentielle Integration mindert die Herausforderungen im Zusammenhang mit dem „Wärmebudget“ (thermal budget), führt aber zu zusätzlichen Wafer-Bonding-, Ausrichtungs- und Lithographieschritten.

Bislang verwenden die meisten von TSMC, Samsung und Intel vorgestellten Lösungen die monolithische Integration; IBM Research hingegen hat seinen technischen Entwicklungsplan um den Weg der sequentiellen Integration herum aufgestellt, der im Folgenden weiter erörtert wird.

Erste Vorstellung: IEDM 2023

Auf der im Dezember 2023 abgehaltenen IEDM (International Electron Devices Meeting) entwickelte sich die CFET-Technologie (komplementärer Feldeffekttransistor) von einem Konzept auf Folien zu funktionsfähigen Vorrichtungen. Intel, Samsung und TSMC stellten auf der Konferenz jeweils ihre relevanten Daten vor – dies war das erste Mal, dass die drei Unternehmen ihre Forschungsergebnisse zu CFET auf derselben Konferenz präsentierten.

Intel stellte eine vollständige Inverterschaltung vor (keine isolierten Vorrichtungen). Diese Schaltung nutzt einen Kontakt-Polysilizium-Abstand (CPP) von 60 Nanometern, jede Vorrichtung enthält drei gestapelte Nanosheets (in früheren Studien waren es zwei), und der Abstand zwischen den Vorrichtungen wurde von 50 Nanometern auf 30 Nanometer reduziert. Intel kombinierte diese Demonstration zudem mit der „Rückseiten-Stromversorgung“-Technologie – also die unteren Transistoren von der Unterseite des Wafers zu verbinden, anstatt Stromleitungen und Signalleitungen gleichzeitig über den Vorrichtungen anzuordnen. Intel gab an, dass bei vollständiger Miniaturisierung die Fläche dieses CFET-Inverters auf etwa die Hälfte der Fläche eines gleichwertigen nebeneinander angeordneten CMOS-Inverters verkleinert werden kann.

Samsung stellte in seiner 3D-gestapelten Feldeffekttransistor-Architektur (3DSFET) eine Struktur mit jeweils einem einzelnen Nanosheet pro Vorrichtungspaar bei Gatterabständen (CPP) von 45 Nanometern und 48 Nanometern vor. Das Unternehmen berichtete zudem, dass der Prozess zur Isolierung der Source- und Drain-Bereiche zwischen den gestapelten Vorrichtungen von der nasschemischen Ätzung zur Trockenätzung übergegangen ist; laut Samsung verbesserte diese Verbesserung die Ausbeute der Vorrichtungen um etwa 80 % im Vergleich zu früheren Methoden (siehe Abbildung 3).

TSMC verwendete in seinem Konzept mit einem Gatterabstand (CPP) von 48 Nanometern eine Schicht aus Silizium-Germanium (SiGe) mit hohem Germaniumgehalt, sodass der Isolationsbereich zwischen den gestapelten Nanosheets in einer frühen Phase des Herstellungsprozesses (also vor dem endgültigen Freigabeschritt der Nanodrähte) herausgeätzt werden kann. Diese Anpassung der Prozesssequenz zielt darauf ab, die gebildete Isolationsschicht vor den nachfolgenden Hochtemperatur-Prozessschritten zu schützen. Damals schätzte die Branche, dass die kommerzielle Produktion von CFET (komplementärem Feldeffekttransistor) noch 7 bis 10 Jahre dauern würde – später veröffentlichte Arbeiten haben diese Prognose weitgehend bestätigt.

Fortschrittsbericht: IEDM 2024

Ein Jahr später hat sich die entsprechende Technologie von isolierten Vorrichtungen zu funktionsfähigen Logikgattern entwickelt.

Sandy Liao, Direktor für Forschungs- und Entwicklungsuntersuchungen bei TSMC, stellte den ersten nach Angaben des Unternehmens vollständig funktionsfähigen CFET-Inverter vor; dieser Inverter wurde mit einem monolithischen Integrationsverfahren hergestellt und hat einen Gatterabstand (gate pitch) von 48 Nanometern. Diese Vorrichtungen zeigen ausgeglichene Spannungsübertragungseigenschaften bei Spannungen von bis zu 1,2 Volt; die Subthreshold-Steilheit (subthreshold slope) sowohl der n-Typ- als auch der p-Typ-Vorrichtungen beträgt 74–76 mV/Dekade – für die erste funktionsfähige Schaltung sind diese Werte beachtlich und nähern sich bereits den technischen Anforderungen an einen Massenproduktionsknoten an.

Samsung und IBM Research stellten gemeinsam eine Variante der Standard-CFET-Stapelstruktur vor: Ihre Vorrichtungen sind nicht so ausgelegt, dass die oberen und unteren Kanäle die gleiche Breite haben, sondern verwenden eine „stufenförmige“ Struktur – der untere NFET enthält zwei breitere Nanosheet-Kanäle, während der obere PFET drei schmalere Kanäle enthält. Laut Chen Zhang von IBM mildert diese stufenförmige Geometrie „die Herausforderungen von Prozessen mit hohem Aspektverhältnis, indem die gesamte Stapelhöhe verringert wird“, und ihre Leistung ist bei gleicher Stellfläche besser als die einer Stapelstruktur mit gleicher Breite. Darüber hinaus bieten die breiteren unteren Kanäle einen direkteren „Sichtlinienpfad“ für die Prozessanlagen, um Kontaktpunkte auf den unteren Vorrichtungen zu bilden – einer der schwierigsten Schritte im CFET-Herstellungsprozess.

Intel veröffentlichte auf der IEDM 2024 keine neuen CFET-Daten, obwohl das Unternehmen in den beiden vorangegangenen Jahren entsprechende Ergebnisse vorgestellt hatte. Diese „Abwesenheit“ erregte einige Aufmerksamkeit, aber aus den später vom Unternehmen auf dem VLSI-Symposium (VLSI Symposium) veröffentlichten Arbeiten geht hervor, dass es sich eher um eine vorübergehende Pause handelt, nicht um eine Änderung der technischen Ausrichtung.

VLSI 2026: Noch klarere Schwerpunkte

Auf dem Symposium für Technologie und Schaltungen der Sehr-Groß-Integrierten Schaltungen (VLSI) 2026 präsentierten sowohl Intel als auch Samsung zukunftsweisendere CFET-Daten (komplementärer Feldeffekttransistor), die näher an den Anforderungen der Massenproduktion liegen.

Intels Arbeit stellte einen CFET-Inverter vor, der auf einem Siliziumsubstrat mit (110)-Kristallorientierung konstruiert wurde. Dieses Design integriert ein 2×2-Array von RibbonFET-ähnlichen Nanosheets bei einem Gatterabstand von 45 Nanometern, kombiniert mit der PowerVia-Technologie zur Rückseiten-Stromversorgung und einer direkten Rückseiten-Kontaktstruktur; darüber hinaus sind die gestapelten Source/Drain-Bereiche durch Durchkontaktierungen vom Typ „Epitaxieschicht zu Epitaxieschicht“ (epi-to-epi) verbunden. Dieses Design platziert die PMOS-Vorrichtung über der NMOS-Vorrichtung – im Gegensatz zu den meisten bisher veröffentlichten CFET-Forschungskonzepten. Es verwendet eine gemischte Stapelstruktur, die Siliziummaterial mit (110)- und (100)-Kristallorientierung kombiniert, um die Löcherbeweglichkeit der oberen PMOS-Vorrichtung zu verbessern; die beiden Transistoren sind durch eine dazwischenliegende dielektrische Isolationsschicht mit einer Dicke von weniger als 10 Nanometern getrennt.

Samsungs Arbeit trieb die Miniaturisierung von CFET weiter voran und schlug eine „3DSFET“-Struktur vor. Diese Struktur verwendet drei Nanosheet-Kanäle sowohl in den oberen als auch in den unteren Vorrichtungen und hat einen Gatterabstand von 42 Nanometern. Es wird behauptet, dass dies das Konzept mit der größten Anzahl an Kanälen unter den derzeitigen gestapelten FET (stacked FET) ist. Dieses Design wird als ein zukunftsweisendes CFET-Miniaturisierungskonzept positioniert, das kurzfristig eine industrielle Massenproduktion verspricht, und nicht nur eine reine Forschungsdemonstration ist.

IBMs „sequentielle“ Lösung: „Nanostack“

Obwohl Intel, Samsung und TSMC sich hauptsächlich auf die monolithische Integration (monolithic integration) konzentrieren, hat IBM Research seine CFET-Technologie-Roadmap – „Nanostack“ – um den „sequentiellen“ Ansatz herum aufgebaut. Bei diesem Verfahren werden nicht mehrere Schichten von Transistoren gleichzeitig in demselben fortlaufenden Herstellungsprozess gebildet, sondern zuerst eine Schicht von Transistoren vollständig konstruiert, und anschließend die nächste Schicht darüber gebaut.

Der Kerngedanke, warum IBM diesen Ansatz gewählt hat, liegt im „Wärmebudget“ (thermal budget). Bei einer monolithischen Integrationsstruktur müssen die unteren Transistoren alle Hochtemperaturschritte während der Herstellung der oberen Transistoren aushalten – laut IBM können diese Glühprozesse Temperaturen von über 900 °C erreichen und mehrere Stunden andauern. Bei dem sequentiellen Konstruktionsverfahren werden die Transistoren jeder Schicht zuerst auf separaten Wafern hergestellt, und erst nachdem ihre jeweiligen Hochtemperaturprozesse abgeschlossen sind, werden sie verbunden (bonding), wodurch die oben genannten thermischen Einschränkungen umgangen werden.

Darüber hinaus stapelt das „Nanostack“-Design von IBM die beiden oberen und unteren Transistoren nicht vollständig vertikal ausgerichtet übereinander, sondern verwendet eine versetzte Anordnung. Laut IBM ermöglicht dieses Design mehr direkte Kontaktpunkte sowohl auf der Vorder- als auch auf der Rückseite der Transistoren, wodurch die Verbindungsverdrahtung vereinfacht wird – sonst müssten die Leitungen um die gesamte Höhe der Stapelstruktur herumgeführt werden.

Laut der Prognose von IBM kann diese Technologie eine Leistungssteigerung von etwa 50 %, eine Verbesserung der Energieeffizienz um 70 % und eine Flächenreduzierung um 40 % im Vergleich zum aktuellen 2-Nanometer-Prozessknoten bringen. IBM wies zudem darauf hin, dass der sequentielle Ansatz ein größeres Erweiterungspotenzial hat als eine einzelne gestapelte Schichtstruktur: Nach seinen Schätzungen kann die Schaltungsfläche eines „Nanostack“-Bauelements mit vier Schichten im Vergleich zu einer Struktur mit zwei Schichten um weitere etwa 40 % verkleinert werden. IBM erwartet, dass die Technologie von den neu veröffentlichten Forschungsergebnissen aus noch etwa sechs Jahre bis zur Kommerzialisierung benötigt.

Schwere Herausforderungen im Herstellungsprozess

Obwohl die spezifischen Architekturen der verschiedenen Teams unterschiedlich sind, stehen sie alle bei der Entwicklung von CFET (komplementärem Feldeffekttransistor) vor einer Reihe ähnlicher prozessualer Probleme. Wie die unteren Transistoren, die sich unter den oberen Vorrichtungen befinden, verbunden werden – auf die normalerweise erst nach der Dünnung des Wafers von der Rückseite zugegriffen werden kann – bleibt einer der schwierigsten Schritte im CFET-Herstellungsprozess.

Viele der oben genannten Arbeiten stellen im Wesentlichen unterschiedliche Lösungen für dieses Problem vor, darunter: Trockenätzungsisolation, versetzte Hierarchiestrukturen, Durchkontaktierungen für die Rückseiten-Stromversorgung (backside power vias) und Durchkontaktierungen für die Verbindung zwischen Epitaxieschichten (epi-to-epi vias). Ein weiteres wiederkehrendes Problem ist die Realisierung von Strukturen mit hohem Aspektverhältnis (high-aspect-ratio): Beim Aufbau höherer Transistorstapel muss sowohl die Musterung als auch die Füllung abgeschlossen werden, ohne dass die Struktur einstürzt. Darüber hinaus ist das genaue Ätzselektivitätsverhältnis zwischen den Kanalmaterialien der oberen und unteren Schichten von entscheidender Bedeutung, es muss sichergestellt werden, dass bei der Verarbeitung einer Schicht von Vorrichtungen die andere Schicht nicht beschädigt wird (Abbildung 4).