Neubewertung von Advanced Packaging
Öffnen Sie jedes der neuesten AI-Beschleuniger, und Sie werden eine Gemeinsamkeit feststellen: Die teuersten Chips der Welt bestehen aus mehreren kleinen Bauteilen, die als „Chiplets“ (Körnchen) bezeichnet werden und miteinander verbunden sind. Mehrere Rechenchips liegen nebeneinander, umgeben von einer großen Menge an Speicher. Warum nicht einfach einen größeren Chip herstellen, wenn eine höhere Leistung gewünscht wird? Die Antwort liegt in der Art und Weise, wie Chips gedruckt werden.
Der Herstellungsprozess von Chips läuft so ab: Ein Lithografie-Scanner projiziert Schaltungsmuster auf einen Wafer, wobei die maximale Belichtungsfläche jedes Mal fest auf 26 × 33 Millimeter festgelegt ist, was etwa 858 Quadratmillimetern entspricht. Der Chip muss innerhalb einer einzigen Belichtung Platz finden, sodass 858 Quadratmillimeter die physische Obergrenze für die Chipgröße darstellen. Seit Jahren ist die Größe von Nvidias Flaggschiff-GPUs durch diese Grenze begrenzt.
TSMC hat die Massenproduktion von CoWoS-Verpackungen erreicht, deren Belichtungsfläche das 5,5-fache einer normalen Verpackung beträgt und bis zu 12 HBM-Stapel aufnehmen kann, wobei die Ausbeute Berichten zufolge über 98 % liegt. Der von TSMC auf der nordamerikanischen Technologie-Symposium im April 2026 vorgestellte Fahrplan zeigt, dass die Verpackungsgröße 2027 das 9,5-fache erreichen und 2028 14 Felder erreichen wird. TSMC beschreibt die 14-fache Belichtungsfeld-Verpackung als etwa 10 große Rechenchips plus 20 HBM-Stapel. Der Fotoresist beschränkt die Größe einzelner Chips, und die Branche hat diese Grenze durch die Verpackung mehrerer Chips in einem einzigen Gehäuse durchbrochen – genau das ist die Entwicklungsrichtung der Verpackungstechnologie.
Gewinnberechnung:
Eine reine Aufteilung führt nur zur Kostendeckung
Der zweite häufige Grund für die Aufteilung von Chips ist die Ausbeute, aber dabei besteht ein weit verbreiteter Irrtum. Herstellungsfehler treten auf Wafers fast zufällig auf, sodass größere Chips anfälliger für Fehler sind. Angenommen, die Fehlerdichte beträgt 0,1 pro Quadratzentimeter: Die Ausbeute eines großen Chips von 800 Quadratmillimetern liegt bei etwa 45 %, während die eines kleinen Chips von 200 Quadratmillimetern bei etwa 82 % liegt. Lohnt es sich wirklich, den großen Chip in vier Stücke zu teilen? Alle vier Chips müssen fehlerfrei sein, was bedeutet, dass 0,82 viermal mit sich selbst multipliziert werden muss – das Ergebnis liegt immer noch bei 45 %. Allein für die Aufteilung von Chips ist der Gewinn genau ausgeglichen.
Der echte Vorteil liegt in der Möglichkeit, einzelne Komponenten vor der Montage zu testen. Die Dies auf dem Wafer können nacheinander abgetastet werden, und fehlerhafte Chips können im Voraus aussortiert werden. Geprüfte fehlerfreie Chips werden als „Known Good Die“ (KGD) bezeichnet. Früher führte ein einziger Fehler dazu, dass der gesamte 800 Quadratmillimeter große Prozessor unbrauchbar wurde, jetzt geht nur eine 200 Quadratmillimeter große Komponente verloren. Die Verlusteinheit wurde vom gesamten Produkt auf einzelne Komponenten reduziert – das ist der Kern der Chip-Wirtschaftlichkeit.
Tatsächlich spielen Chip-Designer dieses Spiel schon immer innerhalb einzelner Chips. Der H100 enthält physisch 144 Recheneinheiten, aber Nvidia aktiviert nur 132 davon: Die reservierte Kapazität sorgt dafür, dass jede Einheit mit Fehlern deaktiviert wird, während die restlichen Einheiten weiterhin als vollständiges Produkt ausgeliefert werden können. Cerebras nutzt den gesamten Wafer als einzelnen Chip und treibt dieses Prinzip auf die Spitze, indem jeder Kern auf 0,05 Quadratmillimeter verkleinert wird, sodass die Auswirkungen von Fehlern genau dort enden. Chiplets erweitern dasselbe Prinzip über die Chipgrenzen hinaus und bringen zwei zusätzliche Vorteile mit sich. Komponenten, die keine fortschrittliche Technologie erfordern, wie E/A oder Cache, können mit günstigeren etablierten Knoten hergestellt werden, und einmal validierte Komponenten können in anderen Produkten wiederverwendet werden. Die Begrenzung der Maskengröße hat die Entstehung von Chiplets vorangetrieben; die KGD-Sortierung und die Mischung von Knoten machen sie rentabel.
Das Problem ist nicht verschwunden,
sondern in das Innere der Verpackung verlagert worden
Die Aufteilung von Chips macht die Konstruktion jedoch nicht einfacher. Vier Aufgaben, die früher innerhalb eines einzelnen Chips erledigt wurden, fallen jetzt auf die Verpackungsschicht zu. Sie muss Tausende kurze, dichte Signalverbindungen herstellen, damit die einzelnen Teile weiterhin wie ein einziger Chip funktionieren; Hunderte von Ampere Strom ohne Spannungsabfall übertragen können; mehrere Kilowatt Wärme abführen können; und Materialien mit nicht übereinstimmenden Wärmeausdehnungskoeffizienten (wie Silizium, Kupfer, organische Substrate und Verpackungsmaterialien) bei unterschiedlichen Temperaturänderungen fest verbinden.
Je mehr Chips gestapelt werden, desto schwerwiegender wird das Wärmeabfuhrproblem. Eine Simulation des belgischen Halbleiterforschungsinstituts imec, die Ende 2025 veröffentlicht wurde, bestätigt dies: Wenn HBM direkt auf den GPU gestapelt wird (3D-Stapel) ohne jegliche Wärmeabfuhrmaßnahmen, erreicht die Hotspot-Temperatur bis zu 141,7 °C; während dieselben Siliziumchips nebeneinander platziert (2,5D-Stapel) unter denselben Wärmeabfuhrbedingungen bei 69,1 °C bleiben. Sobald gestapelt wird, muss die Wärme des unteren Chips durch den oberen Chip geleitet werden. Das ist nicht nur ein Simulationsergebnis.
Das von Samsung auf der Hot Chips Konferenz 2026 vorgestellte zHBM-Konzeptchip verzichtet auf Zwischenschichten und stapelt DRAM direkt auf dem Prozessor, was ihn direkt mit dem Wärmeabfuhrproblem konfrontiert. Samsung versucht, dieses Problem zu lösen, indem es die Anzahl der Stapelschichten auf einem niedrigen Niveau hält (etwa vier Chips), hauptsächlich um die Wärmeabfuhrkosten zu senken, und indem es die E/A-Schnittstellen über die gesamte Chipoberfläche verteilt, um die Bildung eines einzelnen Hotspots zu vermeiden. Auf derselben Konferenz versuchten auch Samsungs Heat Path Block-Technologie und SK Hynixs iHBM-Technologie, das Problem der konzentrierten Wärmeabfuhr aus einer anderen Perspektive zu lösen. Beide Technologien öffnen einen dedizierten Wärmeabfuhrkanal im Schnittstellenbereich, in dem sich Wärme ansammelt. All dies sind nur Versuche, keine fertigen Produkte, und Samsung hat keinen Zeitplan für die Markteinführung von zHBM vorgelegt.
Engpässe verschwinden nie. Sie werden nur verlagert, und wo sie landen, entsteht der nächste Gerätemarkt.
Der erste Schritt des Engpasses stammt aus Masken- und Ausbeuteberechnungen, also der Verdrahtung zwischen Chips. Danach verlagert sich der Engpass ständig, und bei jedem Schritt stellt sich eine Frage: Welche Geräte und Materialien muss die Branche von welchen Herstellern beziehen?
Die Folgen dieser Veränderung
Seit fünfzig Jahren ist die Verpackung der niedrigmargeige und langweilige Teil der Halbleiter-Wertschöpfungskette. Ein Wafer im Wert von mehreren zehntausend Dollar verlässt die Fabrik, wird nach Sondentests, Dünnschleifen und Schneiden zu Verpackungsfabriken in Penang (Malaysia) oder Kaohsiung (Taiwan) transportiert. Die Verpackungsfabriken löten nur einige Drähte an, verpacken den Chip in ein Kunststoffgehäuse, testen ihn und liefern ihn aus – zu fast vernachlässigbaren Kosten. Der gesamte Markt für Verpackungsgeräte hat einen Wert von etwa 5 Milliarden US-Dollar im Jahr 2025, während der Markt für Wafer-Herstellungsgeräte im Jahr 2026 etwa 150 bis 160 Milliarden US-Dollar beträgt. Niemand hat dies untersucht, weil es nichts zu berichten gab.
Die oben genannten physikalischen Prinzipien beenden diese Möglichkeit. Einzelne Chips können wirtschaftlich die Grenze eines Belichtungsfelds nicht durchbrechen, und je näher sie dieser Grenze kommen, desto mehr Abfall entsteht. Die einzige Lösung besteht darin, mehrere kleinere Chips zu drucken und sie auf demselben Substrat zusammenzufügen – ein Prozess, der als fortschrittliche Verpackung bezeichnet wird. Da die Geschwindigkeit dieser Verbindungen jetzt die Leistung des Chips bestimmt, hat sich die Verpackungstechnologie von einer billigen Umhüllung zu einer der kritischsten Technologien im Bereich der künstlichen Intelligenz entwickelt. Und da nur ein Hersteller (TSMC) diese Chips zuverlässig in großem Maßstab zusammenbauen kann, bestimmt diese Fabrik, wer AI-Chips verkaufen darf.
Der Backend-Bereich ist zum globalen Verteilungsmechanismus für KI-Rechenleistung geworden.
Die Zuweisung von CoWoS ist die Art der Rationierung von Rechenressourcen: Schätzungen zufolge wird Nvidia mehr als die Hälfte des CoWoS-Kontingents von TSMC belegen – etwa 630.000 Wafer im Jahr 2026, die je nach Lieferkette 2027 auf etwa 1 Million ansteigen werden; Broadcom liegt auf dem zweiten Platz, MediaTek, AMD und Hyperscaler teilen sich das restliche Kontingent. TSMC gibt an, dass sie keine Kunden auswählen und kein Geschäft aufgeben, aber trotz aller Bemühungen bleibt das Angebot sehr knapp. Nach verschiedenen Definitionen liegt die erwartete Angebots-Nachfrage-Lücke im Jahr 2026 zwischen 10 % und 20 %, wobei die Daten vom Juni nur Beschleuniger umfassen, während die Daten vom Juli auch die Nachfrage nach Server-CPUs in dieselbe Warteschlange einbeziehen. Ohne Zugriff auf CoWoS-Kontingente können keine AI-Chips ausgeliefert werden, und die Erhöhung der Wafer-Kapazität ändert daran nichts.
Heute ist das Verpackungsgeschäft die wichtigste Einnahmequelle von TSMC, einem der weltweit wichtigsten Unternehmen: Die Einnahmen von TSMC aus dem Backend-Bereich stiegen von etwa 2,5 Milliarden US-Dollar im Jahr 2023 auf 7,5 Milliarden US-Dollar im Jahr 2024, und werden voraussichtlich 2025-2026 etwa 12 Milliarden US-Dollar erreichen. Der Anteil der fortschrittlichen Verpackungsprodukte am Umsatz von TSMC wird von etwa 9 % im Jahr 2026 auf 16-18 % im Jahr 2030 steigen. TSMC ist bereits das weltweit größte Verpackungsunternehmen und festigt seine Position mit einer Wachstumsrate von 50 %.
Der Geldfluss hat sich geändert: ASE hat seinen Kapitalausgabenplan für 2026 zweimal auf 10,5 Milliarden US-Dollar angehoben, wobei 70 % des Geräteanteils für fortschrittliche Verpackung und Tests verwendet werden. Amkor investiert massiv 7 Milliarden US-Dollar in Arizona, und Intel verlangt von Kunden Vorauszahlungen für EMIB-T-Substrate – mit eigenen Worten von Intel reagierten Kunden aktiv mit Vorauszahlungen in Höhe von mehreren Milliarden US-Dollar.
Auf der Halbleiterkonferenz im August war die klarste Botschaft von Rechenherstellern: Das Angebot, nicht die Nachfrage, ist der begrenzende Faktor; Nvidia sichert aktiv das Angebot an Substraten und DRAM; der wachsende Marktanteil von AMD im Serverbereich ergibt sich sowohl aus der während der Pandemie reservierten Substratkapazität als auch aus der Venice-Architektur auf der N2-Plattform. Die Lieferkette bestimmt den Umsatz, und die Verpackung ist die Lieferkette.
Die dahinterstehende Größenordnung ist nicht nur von Nvidia geprägt:
Bis 2025 werden monatlich etwa 518.000 Wafer mit irgendeiner Form von Stapeltechnologie verarbeitet, was etwa 8 % aller Wafer ausmacht.
Bis 2030 wird diese Zahl voraussichtlich auf etwa 3,5 Millionen Wafer pro Monat ansteigen, was 38 % der gesamten Branchenproduktion ausmacht, wobei HBM, NAND CBA und DRAM CBA die Produktion dominieren, während Logikchips den Wert tragen.
Die Unternehmen für Werkzeuge und Verbrauchsmaterialien, die dies bedienen, befinden sich nicht in zyklischen Schwankungen, sondern erleben eine plattformweite Umgestaltung der Art und Weise, wie Produkte in der gesamten Branche zusammengebaut werden.
Was ist fortschrittliche Verpackung?
Warum unterscheiden sich die veröffentlichten Daten um ein Mehrfaches?
Die veröffentlichten Schätzungen für denselben Markt reichen dieses Jahr von weniger als 20 Milliarden US-Dollar bis über 50 Milliarden US-Dollar, mit jährlichen Wachstumsraten von 11 % bis 59 %. Warum ist der Unterschied so groß? Weil sie unterschiedliche Dinge zählen, also zeichnen wir die Wertschöpfungskette der fortschrittlichen Verpackung auf.
Auf welcher Ebene Sie sich konzentrieren, bestimmt, welche Unternehmen als Gewinner erscheinen:
Auf Umsatzbasis steht TSMC im Mittelpunkt.
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