Hot Chips sorgt für eine überwältigende Sensation, HBM, CPU und GPU durchbrechen alle herkömmlichen technischen Grenzen und schreiben ihre eigene Zukunftsgeschichte neu.

Auf dem diesjährigen Hot Chips ist der Wettbewerb nach wie vor extrem intensiv.

Wenn es ein unmittelbarstes Gefühl gibt, dann ist es, dass bei früheren Hot Chips die Teilnehmer lieber über technische Trends sprachen und große Visionen entwarfen, aber in diesem Jahr ist der Konfliktgeist deutlich spürbarer: Die Hersteller beginnen, ihre nächsten Generation von Produkten anzukündigen, Roadmaps zu veröffentlichen und Architekturdetails vorzustellen. Man sieht, dass der Wettbewerb um Agentic AI in dieser Runde so heftig ist, dass alle unter großem Druck stehen und niemand einen Schritt zu langsam sein möchte.

Aber die Hersteller haben einfach zu viel zu sagen: CPU, GPU, HBM, Interkonnektion, Gehäuse, Netzwerk ... Nach der ganzen Veranstaltung gibt es nur technische Details, die wirklich schwer zu verdauen sind. Heute erklärt EEWorld in der einfachsten und zusammenfassendsten Sprache, was die Chipgiganten auf dem Hot Chips gesagt haben und was sie planen, und macht es allen auf einmal klar.

Wie man HBM auf 16 Schichten, 20 Schichten stapelt

Wie stark der Speicherpreis gestiegen ist, ist allen wahrscheinlich bekannt. Der Ursprung dieser Preissteigerung liegt bei HBM. Am ersten Tag von Hot Chips 2026 stand HBM ebenfalls im Mittelpunkt.

Micron stellt fest: Die Rechenleistung wächst etwa alle zwei Jahre um das Dreifache, während die Wachstumsrate der Speicherbandbreite weniger als das Doppelte beträgt. Was tun? Ganz einfach: Stapeln Sie HBM einfach höher. Das Problem ist aber, dass je höher man stapelt, desto schwieriger wird es. Daher haben Micron, Samsung Electronics und SK Hynix dieses Mal zwei Fragen aus ingenieurwissenschaftlicher und akademischer Sicht erörtert: Wie hoch kann man HBM überhaupt noch bringen? Sollte HBM wirklich weiterhin nur einseitig "höher gestapelt" werden?

Derzeit wird bei herkömmlichem HBM hauptsächlich ein DRAM-Stapel mit 8 oder 12 Schichten verwendet. Samsung und SK Hynix haben ihre Ziele auf 16, 20 Schichten oder sogar höher gerichtet. Micron ist der Ansicht, dass es für 16 Schichten bereits einen klaren technischen Weg gibt, und 20 Schichten oder mehr sind nicht unmöglich, aber nach Überschreitung von 16 Schichten steigen die Herausforderungen rasch an.

Das Problem besteht darin, ein neues Gleichgewicht zwischen höherer Kapazität, höherer Bandbreite und Kosten, Stromverbrauch und Wärmeabfuhr zu finden. Was HBM als Nächstes durchbrechen muss, ist möglicherweise nicht mehr nur der Bandbreitenengpass, sondern die physikalische Grenze des gesamten Systems. 3D-Stapelung und Hybrid Bonding sind zu unvermeidlichen Schlüsselwörtern geworden, gleichzeitig werden fortschrittliche Gehäuse- und Wärmeabfuhrtechnologien entscheidend.

Samsung: Stellt das echte 3D-zHBM vor

Samsung ist der aggressivste Hersteller in diesem Jahr und hat eine sehr große "Vision" für HBM entworfen. Die Kernänderung liegt im B-Die (Base-Die), also dem Substrat am untersten Ende von HBM. Früher war das B-Die hauptsächlich für PHY, Datenpfad und Tests zuständig. Mit der stetigen Steigerung der KI-Rechenleistung wird die weitere Verdoppelung der HBM-Bandbreite durch die Anzahl und den Abstand von TSVs sowie die Anzahl und Geschwindigkeit von PHY-I/Os begrenzt. Daher beginnt Samsung, das B-Die mit fortschrittlichen logischen Verfahren umzugestalten. HBM4 verwendet bereits D1c- und 4-nm-Verfahren, um den Stromverbrauch zu senken und die Fläche zu verkleinern.

Samsung teilt diesen Weg in drei Schritte auf: Customized HBM (CHBM) → Fortschrittliches HBM (aHBM) → zHBM (echte 3D-Integration).

cHBM ist der gegenwärtige Stand. Durch fortschrittliche logische Verfahren wird das herkömmliche HBM-PHY durch eine kompaktere D2D-Schnittstelle ersetzt, der Signalpfad wird verkürzt, und einige Funktionen wie Speichercontroller werden von der XPU auf das B-Die verschoben, um Fläche für die GPU freizugeben. Samsung hat zudem einen HPB-Wärmeleitblock eingeführt, wodurch die Spitzentemperatur um mehr als 35 % gesenkt werden kann. Das Ziel in dieser Phase besteht darin, 5 % bis 10 % der XPU-Fläche zurückzugewinnen und eine Leistungssteigerung von 10 % bis 20 % zu erzielen;

aHBM ist die Übergangsphase. Die ungenutzte Fläche des B-Die wird weiter genutzt, um Speichererweiterungscontroller, RAS, Testfunktionen und sogar einige Processing Elements hinzuzufügen. Insbesondere vor dem Hintergrund, dass sich das Kontextfenster von KI-Modellen ständig verlängert und der KV-Cache ständig wächst, kann das B-Die externen Speicher anschließen, um die Kapazität weiter zu erweitern. Gleichzeitig kann die Verlagerung eines Teils der Berechnungen in die Nähe des Speichers den Datentransfer reduzieren und den Stromverbrauch sowie den Bandbreitedruck senken;

zHBM ist das Endziel, das Samsung anstrebt. Der herkömmliche 2,5D-Vermittlungsschicht wird abgeschafft, HBM wird direkt vertikal auf XPU wie GPU gestapelt, der Signalpfad wird durch verteilte I/Os verkürzt und SerDes wird abgeschafft, um den Stromverbrauch weiter zu senken. Samsungs Ziel ist sehr aggressiv: Im Vergleich zu HBM4E steigt die Bandbreite von zHBM um etwa 230 %, die Stromeffizienz um 70 %, jedes einzelne DRAM-Modul spart maximal etwa 100 W ein, und das Ziel für den I/O-Stromverbrauch liegt bei etwa 0,5 pJ/Bit. Um zHBM zu realisieren, treibt Samsung fortschrittliche Gehäusetechnologien wie WoW (Wafer-zu-Wafer) und HCB (Hybrid Cube Bonding) voran.

SK Hynix: Integriert Intel EMIB in die Roadmap

SK Hynix hat ebenfalls die Gehäuse-Roadmap für die nächste Generation von HBM vorgestellt. Ähnlich wie Samsung liegt der Fokus nicht nur darauf, "HBM höher zu stapeln", sondern durch fortschrittliche Gehäusetechnologien Probleme bei Bandbreite, Stromverbrauch und Wärmeabfuhr zu lösen und schließlich zur 3D-Integration überzugehen.

Derzeit verwendet das HBM von SK Hynix ein 2,5D-Gehäuse: Mehrere DRAM-Schichten werden durch TSVs auf dem B-Die gestapelt und dann über eine Silizium-Vermittlungsschicht mit XPU wie GPU verbunden. HBM4 erreicht bereits eine Bandbreite von über 2 TB/s, eine maximale Kapazität von 48 GB und integriert gleichzeitig mehr als 20.000 TSVs. Mit der weiteren Steigerung der Bandbreite werden die Probleme immer deutlicher: Der Stromverbrauch steigt, die Anzahl der TSVs nimmt zu, die Wärmeabfuhr verschlechtert sich und die Gehäusefläche wird ebenfalls größer.

SK Hynix verwendet hauptsächlich zwei Gehäuselösungen: TC+NCF und MR+MUF. Bei 16-Hi HBM3E hat SK Hynix die verbesserte MR-MUF-Technologie eingesetzt. Durch Verformungskontrolle, Interkonnektionen mit feinerem Abstand und Füllung mit schmalem Spalt wird die Gehäusehöhe auf 775 μm erhöht, während gleichzeitig Chipdicke, Spalt und Abstand der Bumps weiter verkleinert werden.

Aber bei der Weiterentwicklung zu höheren Stapeln reichen herkömmliche Gehäusetechnologien zunehmend nicht mehr aus. Daher beginnt SK Hynix, Hybrid Bonding zu erforschen. Im Vergleich zu MR-MUF kann Hybrid Bonding einen feineren TSV-Abstand unterstützen, mit dem Ziel, unter 18 μm zu liegen. Selbst bei weiterer Erhöhung der Stapelzahl kann der Wärmewiderstand um etwa 35 % gesenkt werden. Das bedeutet, dass zukünftiges HBM voraussichtlich die 16-Hi-Grenze durchbrechen und sich weiter zu höheren Stapeln entwickeln kann.

Wärmeabfuhr ist ebenfalls ein Schwerpunkt. SK Hynix entwickelt seine eigene Lösung für Hotspots namens I-HBM, bei der hochwärmeleitende, isolierende Wärmeabfuhrmaterialien im D2D-PHY-Hotspot-Bereich von HBM hinzugefügt werden, um spezielle Wärmepfade zu schaffen und den Wärmewiderstand um weitere über 30 % zu senken.

In Bezug auf die Bandbreite plant SK Hynix, die Anzahl der TSVs weiter zu erhöhen, gleichzeitig die I/O-Geschwindigkeit zu steigern und fortschrittliche logische Verfahren einzuführen. Bei der Stromversorgung wird das PDN durch fortschrittliche logische Verfahren und mehr Power-TSVs verbessert, um den Druck der Stromversorgung durch hochbandbreitiges HBM zu senken.

Neben der Gehäusetechnologie von HBM selbst hat SK Hynix mehrere 2,5D-Gehäuselösungen vorgestellt, darunter Intel EMIB, das neben CoWoS-S, CoWoS-L und CoWoS-R steht. Gleichzeitig hat SK Hynix bereits den Blick auf die 3D-Integration gerichtet.

Ob HBM unbedingt höher gestapelt werden muss, hängt nach Ansicht von SK Hynix letztendlich von den spezifischen Anforderungen für KI-Training und -Inferenz ab. Insbesondere in Inferenzszenarien müssen Daten wie der KV-Cache häufig aufgerufen werden, was hohe Anforderungen an Bandbreite und Kapazität stellt, sodass Kunden HBM mit hoher Dichte und hoher Bandbreite wünschen. Das bedeutet aber nicht, dass alle Daten unbedingt in HBM abgelegt werden müssen. Die wahrscheinlichere zukünftige Richtung besteht darin, dass HBM die wichtigsten Arbeitslasten mit dem höchsten Bandbreitenbedarf übernimmt, während andere Aufgaben an Speicher mit größerer Kapazität und niedrigeren Kosten wie LPDDR verteilt werden.

Micron: HBM muss das Wärmeabfuhrproblem lösen

Micron gab auf dem Hot Chips an, dass nach Überschreitung von 16 Schichten zwei Herausforderungen bestehen:

Zuerst die Kosten. Um eine extrem hohe Bandbreite zu erreichen, benötigt HBM eine große Anzahl paralleler Datenpfade, TSVs und Stromversorgungsstrukturen. Bei gleicher Kapazität verbraucht HBM viel mehr Siliziumflächen als DDR. Zum Beispiel verbraucht HBM3E pro GB Kapazität etwa dreimal so viele Wafer-Ressourcen wie DDR5. Mit der weiteren Steigerung der Bandbreite, der Vergrößerung der Chipgröße und der Erhöhung der Stapelzahl gibt es kurzfristig keinen deutlichen Trend zur Verbesserung dieses Verhältnisses.

Zweitens die Wärmeabfuhr. Das Base-Die von HBM konzentriert sich auf Hochgeschwindigkeits-D2D-Schnittstellen und immer mehr logische Funktionen und ist oft der Bereich mit der höchsten Stromverbrauchsdichte im gesamten HBM. Das Base-Die ist bereits einer der Bereiche, in denen am ehesten Hotspots in HBM entstehen. Die Erhöhung der Stapelhöhe bedeutet nicht nur einen Anstieg des Wärmewiderstands, sondern führt auch zu mehr Problemen bei der mechanischen Zuverlässigkeit und der Herstellung.

Daher besteht der Schlüssel für die zukünftige Weiterentwicklung von HBM zu 20 Schichten oder mehr nicht nur darin, DRAM dünner zu machen, sondern darin, eine Reihe von Problemen wie Wärmemanagement, Gehäusezuverlässigkeit und Herstellungsausbeute gleichzeitig zu lösen. Deshalb wird Hybrid Bonding immer wichtiger. Im Vergleich zu herkömmlichen Verbindungsverfahren können fortschrittlichere Interkonnektionstechnologien die strukturellen Einschränkungen reduzieren und die Verbindung und Wärmeleitung zwischen den Chips verbessern.

Micron ist der Ansicht, dass die zukünftige Aktualisierung von HBM drei Wege gleichzeitig vorantreiben muss: Erstens die Bandbreite und Kapazität weiter erhöhen, zweitens die Hochgeschwindigkeits-I/O neu entwerfen und drittens das Wärmeabfuhrproblem durch fortschrittliche Gehäusetechnologien lösen.

Micron treibt dichtere Fusion Bonding voran. Im Vergleich zu herkömmlichen Microbumps kann Hybrid/Fusion Bonding einen kleineren Verbindungspitch erreichen, sodass mehr Daten durch das Innere des Gehäuses übertragen werden können, während gleichzeitig die Dicke der dielektrischen Schicht zwischen den DRAM-Schichten reduziert und der Wärmewiderstand gesenkt wird.

Micron weist zudem darauf hin, dass in Zukunft hochgeschwindigkeits-SerDes, die für den Speicher opt