HBM steht an der Weggabelung.

Auf der Hot Chips-Konferenz waren sich sowohl Samsung als auch SK Hynix einig, dass GPU, Speicher, Wafer-Fertigung und Verpackung als ein System entworfen werden müssen. Seitdem haben sich ihre Lösungen auseinanderentwickelt.

Samsung wandelt Grundchips in einen aktiven Teil des Systems um. Das Unternehmen plant, den Speichercontroller von der GPU auf den logischen Grundchip zu verlegen, wodurch 5–10 % der GPU-Fläche für mehr Rechenleistung freigesetzt und die Leistung um möglicherweise 10–20 % gesteigert werden kann. Selektive KI-Operationen können ebenfalls auf dem Grundchip ausgeführt werden, um Datenbewegungen zu reduzieren. Langfristig treibt das Unternehmen die zHBM-Technologie voran, die GPU und DRAM direkt stapelt. Es wird erwartet, dass der DRAM-Stromverbrauch um etwa 70 % gesenkt und gleichzeitig die Bandbreite mehr als verdoppelt wird.

SK Hynix konzentriert sich auf höhere Stapelungen und die Bewältigung der daraus resultierenden Wärme- und Verformungsprobleme. Das Unternehmen bestätigte, dass die 12-Schichten-Stapelung von HBM4 die Produktionsphase erreicht hat, während die 16-Schichten-Version sich in der Kundenvalidierung befindet. Das Hybrid-Bonden ist der Weg zu Stapelungen von 20 Schichten und mehr, der dickere Chips und engere Abstände ermöglicht. Sein iHBM-Ansatz fügt einen dedizierten Wärmeleitpfad im Inneren des heißesten Bereichs des Stapels hinzu. Dieser Wettbewerb dreht sich nicht mehr nur um Bandbreite und Kapazität. Die Grundchip-Architektur und fortschrittliche Verpackung werden zu den entscheidenden Schlachtfeldern.

Samsungs kundenspezifische Substratchips auf Basis logischer Knoten

In der Hot-Chips-Präsentation 2026 stellte Samsung Electronics zHBM vor, die ultimative Entwicklungsstufe des Hochbandbreitenspeichers. Dieses Konzept verzichtet auf 2,5D-Interposer und stapelt DRAM vertikal über Rechenchips wie GPUs, wodurch eine echte 3D-Integrationsarchitektur entsteht. Das Ziel besteht darin, den DRAM-Stromverbrauch um 70 % zu senken und die Bandbreite um das 2,3-fache im Vergleich zu HBM4E zu steigern.

Samsung hat eine dreistufige Roadmap aufgestellt, um den Grundchip von einem passiven Datenübertragungskanal in einen aktiven Rechenpartner zu verwandeln. In der ersten Stufe wird der Speichercontroller von der xPU auf den Grundchip verlegt, um Siliziumfläche zurückzugewinnen. Die zweite Stufe fügt dem Grundchip Speichererweiterungs- und Aufmerksamkeitsberechnungsfunktionen hinzu. Die dritte Stufe realisiert schließlich zHBM.

Im Folgenden werfen wir einen Blick auf Samsungs Lösung.

Zu Beginn der Präsentation stellten sie einige Diagramme vor, die die Entwicklungstrends von HBM5 in Bezug auf Spezifikationen zeigen. Obwohl noch nichts endgültig feststeht, ist es interessant, sich das Diagramm in der oberen rechten Ecke anzusehen.

Ein HBM5-Solid-State-Laufwerk mit einer Kapazität von 60 GB und einer Bandbreite von 6 TB/s wäre sehr gut. Rechnen wir die genauen Zahlen durch. Eine Bandbreite von 6 TB/s mit 2048 Kanälen bedeutet eine Übertragungsrate von 23,5 Gbps pro Pin. Unsere aktuell fortschrittlichste Geschwindigkeit liegt bei 16 Gbps – das ist ein großer Fortschritt, der mit fortschrittlichen logischen Knoten sehr wahrscheinlich erreicht werden kann. Wenn jeder Chip eine Kapazität von 3 GB hat und die Gesamtkapazität 60 GB beträgt, ergibt sich eine Stapelhöhe von 20 Schichten.

Auf einer weiteren Folie bestätigte Samsung, dass HBM4E eine Übertragungsrate von 16 Gbps pro Pin erreicht. Unsere vorherigen Berechnungen für HBM5 werden auch im folgenden Diagramm bestätigt.

Samsungs offensichtlicher Vorteil besteht darin, dass es über selbst entwickelte logische Chips verfügt, während Micron und SK Hynix mit anderen zusammenarbeiten müssen, um diese Chips zu erhalten. Samsung betont hier seine eigenen Vorteile und erläutert die Bedeutung kundenspezifischer Chips. Samsung fertigt den Speicher im 1C-Verfahren und die logischen Chips im 4-nm-Verfahren, wodurch der Stromverbrauch der Chips erheblich gesenkt wird. Das folgende Diagramm spielt auf Micron an, die in ihren HBM4-Speicherchips DRAM-Verfahren zur Herstellung logischer Chips verwenden.

Noch besser ist, dass Samsung, wie bereits erwähnt, seine Produkt-Roadmap klar in drei Phasen unterteilt hat. Wir werden sie nacheinander vorstellen.

Phase 1: Die leicht erreichbaren Ergebnisse

Wenn der Grundspeicher auf einem logischen Knoten liegt, verringert sich die physische Fläche des HBM-PHY-Moduls und die Energieeffizienz steigt. Das bedeutet, dass die Größe des Chip-zu-Chip-Moduls, das HBM und XPU verbindet, kleiner wird. Das hat zwei Vorteile:

Erhöhung der Fläche in der XPU für mehr Rechenleistung;

Erhöhung der verfügbaren Fläche des HBM-Grundchips für fortgeschrittenere Funktionen.

Der Nachteil der Größenverkleinerung ist die höhere Wärmedichte in diesen Bereichen. Interessanterweise gaben sie die tatsächlichen Größen der PHY-Module in verschiedenen HBM-Generationen an.

Samsung erwähnte außerdem, dass sie dazu neigen, UCIe nicht in D2D-Links zu verwenden, da UCIe größer ist und einen höheren Energieverbrauch pro Bit aufweist. Sie gaben an, dass ihre kundenspezifische PHY-Implementierung eine bessere Leistung bietet. Beim Übergang zu HBM5 zeigten sie das Konzept des integrierten Wärmepfadblocks (HPB) zur Kühlung des D2D-PHY-Bereichs.

Ein weiterer großer Vorteil ist das Auslagern des Speichercontrollers, der von der XPU auf einen kundenspezifischen Grundchip verlegt werden kann. Dadurch wird Platz auf dem XPU-Chip frei, der für mehr Fließkomma-Prozessoren genutzt werden kann.

Ein neuer Vorteil der Integration logischer Knoten in den Grundchip besteht darin, dass SRAM realisiert werden kann. Wenn eine Zelle im DRAM-Stapel beschädigt ist, können die Informationen in dieser Zelle vorübergehend im SRAM gespeichert werden, und der Speichercontroller ruft diese Informationen aus dem SRAM ab, statt aus der beschädigten DRAM-Zelle. Man kann sich das SRAM wie ein Ersatznotizbuch vorstellen – ein temporäres Notizbuch, um Daten zu speichern, die nicht in den beschädigten DRAM-Zellen abgelegt werden können.

Phase 2: RAS, Tests, Erweiterung, Verarbeitung

Die Verwendung eines logischen Knotens als Grundchip bedeutet, dass bei kleineren Transistoren auch die Siliziumfläche für viele dieser Funktionen geringer ausfällt. Der eingesparte Platz kann für verschiedene Zwecke genutzt werden, beispielsweise zur Verbesserung der Reparierbarkeit, Verfügbarkeit und Wartbarkeit (RAS), für Tests und zur Erfassung von Telemetriedaten über den Gesundheitszustand/Status des HBM-Speicherstapels. Da HBM-Telemetriedaten der zweithäufigste Faktor für Trainingsfehler sind, werden diese sehr nützlich sein.

Wenn noch weitere Siliziumfläche übrig ist, kann ein weiterer Speichererweiterungscontroller gebaut werden. Dieser dient dazu, einen weiteren HBM-Stapel hinter den ersten HBM-Stapel zu schalten oder DRAM-Chips einzufügen, um den Speicher zu erweitern.

Schließlich, wenn logische Transistoren verfügbar sind, warum dann nicht auch einige Rechenfunktionen in den Grundchip integrieren? Der Vorteil davon ist, dass Berechnungen wie Matrixkompression oder Codierung auf dem logischen Chip ausgeführt werden können, ohne den Grundchip zu verlassen. Das hat Vorteile sowohl bei der Latenz als auch bei der Effizienz.

Wenn alles gut geht, kann theoretisch der raffinierte Beschleuniger in der unteren rechten Ecke gebaut werden. Es ist einfach, ein solches Blockdiagramm zu zeichnen, und konzeptionell ist es interessant – aber es bleibt zweifelhaft, ob die tatsächliche Leistungssteigerung signifikant ist.

Phase 3: Vertikalisierung

In der letzten Phase werden kundenspezifische Substratchips und HBM verwendet, die über den logischen Chips gestapelt werden. Der Abstand zwischen Rechenchip und Speicherchip ist sehr kurz, sodass Datenbits nur über eine kürzere Entfernung übertragen werden müssen. Das verbessert die Energieeffizienz und erhöht die Speicherbandbreite, da mehr parallele Datenpfade innerhalb der Chipfläche (und nicht nur am Rand des Chips) genutzt werden können.

Das alles ist nicht einfach, aber für Unternehmen ist es entscheidend, eine Roadmap für technische Verbesserungen zu entwickeln. Das zeigt, dass sie zuversichtlich sind, in Zukunft bessere Produkte auf den Markt zu bringen – was für das Unternehmen eine gute Sache ist. Ob der Markt bereit ist, dieses Produkt zu akzeptieren, ist eine andere Frage.

SK Hynix treibt die Hybrid-Bonden-Technologie für HBM5 voran

Jaesik Lee, Vizepräsident für Verpackungstechnik bei SK Hynix America, erklärte in seiner Rede auf der Hot Chips 2026 am 23. August, dass SK Hynix erwartet, dass die Hybrid-Bonden-Technologie die Anforderungen von HBM4E nicht erfüllen wird. Dadurch wird der am meisten erwartete Übergang der Speicherverpackung in der Branche frühestens bei HBM5 stattfinden.

Wie er beschrieb, liegt das Problem darin, dass die Gesamtdicke des HBM-Würfels auf 775 Mikrometer begrenzt ist – die Standarddicke von 300-mm-Logikwafern. Daher muss jede zusätzliche DRAM-Schicht mit dünneren Chips und engeren Lücken realisiert werden. Der 16-Schichten-Hochdichte-HBM4, der sich derzeit in der Kundenvalidierung befindet (während die 12-Schichten-Version bereits in Massenproduktion ist), hat die Dicke seiner Kernchips auf etwa 50 Mikrom