Gerade hat Xiaomi sein gesamtes KI-Chip-Portfolio vorgestellt, und Lei Jun hat ein verstecktes Easter Egg offengelegt: Die Chips sind sehr teuer, also zerlegen Sie sie nicht.

Nächsten Monat wird Apple die iPhone 18 Pro-Serie und das erste faltbare iPhone auf den Markt bringen. Unerwarteterweise hat Xiaomi direkt den Tisch umgeworfen, kurz bevor dieses „Tech-Frühlingsfest“ stattfindet.

Auf der gerade zu Ende gegangenen technischen Kommunikationsveranstaltung zu Xuanjie hat Xiaomis zweites selbst entwickeltes SoC „Xuanjie O3“ den Rekord für die Laufpunktzahl von Handy-SoCs aufgestellt: Die Multi-Core-Leistung in Geekbench 6.5 erreicht 15.000 Punkte, fast 40 % höher als der aktuelle Leistungsmaßstab der Branche, Apple A19 Pro. Die extreme Laufpunktzahl von AnTuTu in einer Laborumgebung mit niedriger Temperatur hat sogar die Marke von 5 Millionen durchbrochen und 5,22 Millionen Punkte erreicht.

Aber diese Laufpunktzahl von 5,22 Millionen ist bei weitem nicht der Schwerpunkt dieser Pressekonferenz.

Lei Jun hat auch ein verstecktes Easter Egg auf Xuanjie O3 enthüllt: Wenn man das Innere des Chips von Xuanjie O3 unter einem Mikroskop vergrößert betrachtet, sieht man eine kleine OK-Geste mit einer Größe von nur 60 Mikrometern.

Dieses Easter Egg bedeutet „alles ist OK“, aber Lei Jun empfiehlt niemandem, den Chip auseinanderzubauen, da dieser Chip ziemlich teuer ist.

Zehn vollständige Großkerne, leistungsstark und stromsparend

Um eine so beeindruckende theoretische Leistung zu erzielen, hat Xiaomi für Xuanjie O3 eine sehr leistungsstarke 10-Kern-CPU-Konfiguration eingebaut – bestehend aus 6 Ultra-Großkernen und 4 Großkernen mit einer maximalen Haupttaktfrequenz von 4,35 GHz. Im Vergleich zur reinen Verfolgung einer extrem hohen Einzelkern-Taktfrequenz setzt O3 offensichtlich mehr auf die Durchsatzleistung bei parallelen Multi-Core-Berechnungen.

Um ganze 10 vollständige Großkerne in das platzknappe Handy-SoC einzubauen, braucht man zunächst genügend physischen Raum. Bei dem gleichen fortschrittlichen 3nm-Verfahren hat sich die Chipfläche von O3 von 109 mm² der vorherigen Generation auf 133 mm² vergrößert, die Anzahl der Transistoren ist von 19 Milliarden auf 24 Milliarden angestiegen (26 % mehr als bei O1), und die Größe des Siliziumwafers ist deutlich größer geworden. Der Leistungsvorsprung von O3 im Multi-Core-Bereich basiert zu einem großen Teil auf der parallelen Effizienz dieser 10-Kern-Architektur mit ausschließlich Großkernen.

Die andere Seite der Architektur mit ausschließlich Großkernen ist, dass Stromverbrauch und Wärmeentwicklung schwieriger zu kontrollieren sind. Bei der täglichen Nutzung von Handys stehen vor allem leichte Aufgaben wie Videos ansehen, Nachrichten beantworten und Webseiten durchsuchen im Vordergrund. Wenn diese großen Kerne nicht rechtzeitig ihre Leistung reduzieren können, werden selbst die schönsten Laufpunktzahlen schnell zu einer Belastung für Akkulaufzeit und Temperatur. Deshalb hat Xiaomi dieses Mal nicht nur die Leistung betont, sondern auch hervorgehoben, dass O3 im Bereich von 80 % der täglichen niedrigen und mittleren Belastung den Stromverbrauch um 25 % gegenüber der vorherigen Generation senkt.

Bild｜Offizielle Quelle von Xiaomi

Neben der CPU ist die Verbesserung der GPU dieses Mal ebenfalls sehr substanziell. Xuanjie O3 ist mit einer 16-Kern-G2-Ultra-NX ausgestattet. Laut offiziellen Angaben steigt die Grafikleistung um 85 % gegenüber der vorherigen Generation und die Leistung bei Raytracing um 182 %. Im Inneren der GPU sind zudem 8 NX-Neuronale Einheiten integriert, die eine Rechenleistung von 36 TOPS liefern, um Upsampling und Frame-Interpolation in Spielen zu verarbeiten.

Noch wichtiger ist, dass bei gleicher Leistung der Stromverbrauch von O3 um bis zu 64 % niedriger ist als der von O1. Die hohe Leistung kann länger aufrechterhalten werden, und Wärmeentwicklung sowie Stromverbrauch lassen sich leichter kontrollieren.

Neben Berechnung und Grafik ist die Bildverarbeitung ebenfalls ein wichtiges Verbesserungsmerkmal von O3. Dieser Chip integriert Xiaomis fünfte Generation der Flaggschiff-ISP-Architektur, unterstützt maximal 432-Megapixel-Einzellinsen-Kameras und eine maximale Bitbreite von 24 Bit und verfügt über die Fähigkeit zur gleichzeitigen Verarbeitung von drei Kameras mit 64M + 64M + 50M. Zusammen mit der hardwarebasierten intelligenten Bildverarbeitungs-Engine wurde 4K 60FPS AINR (AI-Rauschunterdrückung) für Nachtvideos auf die unterste Ebene des Chips integriert, was ausreichend Spielraum für die rechnergestützte Fotografie zukünftiger Flaggschiff-Modelle bietet.

Der Chip ist zu schnell gelaufen, der Arbeitsspeicher kann kaum noch mithalten

Wenn die Rechenleistung von CPU, GPU und NPU vollständig ausgereizt ist, stoßen Chipleiter bald auf eine weitere unsichtbare Wand – die Geschwindigkeit des Datentransports kann nicht mehr mithalten.

Das ist wie eine Spitzenküche: Es gibt immer mehr Köche, und sie schneiden Zutaten und braten Speisen blitzschnell. Aber wenn der Weg zum Ausliefern der Speisen eng ist oder das Lager für Zutaten zu weit vom Herd entfernt liegt, muss der Koch nach der Zubereitung eines Gerichts mit leerem Topf am Herd warten. Wenn die Rechenleistung im Speicherkanal blockiert wird, führen selbst die besten Laufpunktzahlen nicht zu einem flüssigen Nutzungserlebnis.

Um den „Köchen“ breitere Wege zu ebnen, hat O3 große Anstrengungen in das Speichersystem gesteckt. Als weltweit erstes Produkt der Branche unterstützt es LPDDR6-Arbeitsspeicher mit einer Bitbreite von 4×24 Bit und 10667 Mbps, was die Bandbreite direkt auf 113,8 GB/s anhebt – fast die Hälfte mehr als bei dem gängigen LPDDR5X.

Gleichzeitig wurde die Gesamtmenge der Hauptcaches im Inneren des Chips auf etwa 60 MB erweitert (einschließlich 12 MB CPU-L2, 16 MB L3 und 16 MB systemweitem Cache SLC), was bedeutet, dass die am häufigsten genutzten Zutaten direkt ordentlich neben den Herd gestellt werden.

Zusammen mit der neu entwickelten selbst entworfenen einheitlichen Fusionsbus-Architektur und den physischen Hochgeschwindigkeitsleitungen wurde die statische Speicherzugriffsverzögerung von O3 auf 82 ns gedrückt (dynamische Verzögerung mit Hintergrundlast 177 ns), was schneller ist als die 92 ns / 211 ns von Apple A19 Pro und die 121 ns / 384 ns der vorherigen Generation O1.

Diese Gier nach hoher Bandbreite und niedriger Latenz wird in Szenarien für KI auf Endgeräten um ein Vielfaches verstärkt. Jedes Mal, wenn ein großes Modell ein Token ausgibt, müssen im Grunde die Modellgewichte von mehreren Milliarden Parametern vollständig aus dem Arbeitsspeicher gelesen werden.

200 TOPS an A8W4-Tensor-Rechenleistung und 3,13 TFLOPS an Vektor-Rechenleistung reichen allein nicht aus. O3 ist speziell für das angepasste Xiaomi MiMo 5-quantisierte Modell mit hardwarebasierter verlustfreier Huffman-Komprimierungstechnologie ausgestattet, die 30 % der Bandbreitenauslastung des Arbeitsspeichers direkt einspart. Zusammen mit 28 MB NPU-Nahspeicher wird unter offiziellen Laborbedingungen die Antwortgeschwindigkeit für das erste Wort von MiMo 3B um 40 % verbessert, die Inferenzgeschwindigkeit um 45 % erhöht und der Stromverbrauch um 26 % gesenkt.

In einem universellen SoC für Handys, das alle Aspekte berücksichtigen muss, hat Xiaomi fast alle möglichen Optimierungen ausgereizt. Aber wenn man die Beschränkungen von Handys hinter sich lässt und einen Chip entwickelt, der speziell für die Ausführung großer Modelle gedacht ist, wie lässt sich dann dieses Datenengpassproblem lösen?

Kurz bevor die Kommunikationsveranstaltung zu Ende ging, hat Xiaomi das One More Thing vorgestellt – Xuanjie O100.

Xuanjie O100: KI-Beschleunigerchip mit hoher Bandbreite

Im Gegensatz zu universellen SoCs, die tägliche Multitasking-Aufgaben bewältigen, ist O100 ein vollständig auf die Inferenz großer Modelle ausgerichteter KI-Beschleunigerchip mit hoher Bandbreite. Obwohl seine Logiktechnologie das relativ ausgereifte 6nm-Verfahren ist, ist seine Gehäusemethode deutlich fortschrittlicher:

Xiaomi hat die Wafer-on-Wafer-3D-Stapeltechnologie auf Waferebene und die Hybrid-Bonding-Technologie eingesetzt, um zwei Schichten von Hochgeschwindigkeits-KI-spezifischen DRAM-Wafern und eine Schicht von Hochleistungs-NPU-Wafer in vertikaler Richtung direkt zu verbinden und zu stapeln, wodurch die ursprüngliche flache Datenleitung zu einer „vertikalen Durchdringung“ wird.

Durch die innovative direkte Verbindung von Face-to-Face-Metallschichten sind die beiden Wafer-Schichten über 2,58 Millionen physische Bonding-Knoten miteinander verbunden. Der Durchmesser der TSV-Siliziumdurchkontaktierungen beträgt nur 0,7