Auf dem Weg zum 0,2-nm-Prozess

Mit der Skalierung der Logikprozesse in die Ära der Angström-Technologie bieten vertikal gestapelte komplementäre Feldeffekttransistoren (CFETs) auf Basis atomar dünner zweidimensionaler (2D) Halbleiter einen potenziellen Weg, um die Skalierung von Bauelementen über den A2-Knoten hinaus voranzutreiben. In dieser Arbeit wird ein integrierter Prozessablauf für den A2-Knoten mit einem Kontakt-Polysilizium-Abstand (CPP) von 36 Nanometern und einer Gatelänge (Lg) von 10 Nanometern aufgebaut, und mehrere wichtige Prozessmodule werden vorläufig verifiziert. Obwohl zweidimensionale Gate-All-Around (GAA) CFETs atomar dünne Kanäle verwenden, ist ihr Skalierungsvorteil beim Kontakt-Polysilizium-Abstand unter dem A2-Knoten nicht besser als der von siliziumbasierten GAA CFETs, da die Beschränkungen bei der Kontaktbildung dazu führen, dass der minimale CPP bei beiden Strukturen etwa 36 Nanometer beträgt.

Darüber hinaus kombiniert diese Arbeit einen zentralen Bewertungsrahmen mit einem multiskaligen Rahmen zur Bewertung von Leistungsaufnahme, Leistung und Fläche (PPA), der Quantentransportsimulation, Generierung kompakter Modelle, Definition des integrierten GAA-Prozessablaufs für zweidimensionale CFETs auf dem A2-Knoten, Extraktion parasitärer Parameter und schaltungsebene Benchmarking umfasst. Die Analyseergebnisse zeigen, dass die erwarteten Leistungsvorteile von zweidimensionalen GAA-CFETs durch nichtideale Effekte stark eingeschränkt werden, insbesondere durch hohen Kontaktwiderstand und dominante parasitäre Kapazitäten der Layoutstruktur.

Obwohl Architekturoptimierungen das Kapazitäts-Widerstand-Verhältnis verbessern können, führt der entsprechende Anstieg der absoluten Kapazität zu einer Begrenzung der Leistungssteigerung auf Schaltungsebene. Um einen durchgreifenden Durchbruch zu erzielen, müssen Kontaktstrukturen, Transporteigenschaften und parasitäre Parameter gemeinsam optimiert werden, während gleichzeitig neue CFET-Architekturen entwickelt werden, die für zweidimensionale Materialien geeignet sind.

Einführung

Mit dem Aufkommen datenintensiver Workloads in den Bereichen Künstliche Intelligenz (KI) und Hochleistungsrechnen (HPC) steigt der globale Rechenbedarf trotz begrenzter Leistungsbudgets rasant an. Um dieses Wachstum aufrechtzuerhalten, sind kontinuierliche Fortschritte bei der Transistorskalierung und neuartige Designinnovationen erforderlich, um die Leistung pro Watt zu verbessern. Wie in Abbildung 1a dargestellt, hat die erhebliche Skalierung von Siliziumtransistoren zu einem exponentiellen Leistungsanstieg geführt: Planare Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) wurden durch Fin-Feldeffekttransistoren (FinFET) ersetzt und in den letzten Jahren durch Gate-All-Around (GAA) Nanoblatt-Feldeffekttransistoren abgelöst, wodurch die Logikbauelementfertigung in den einstelligen Nanometerbereich vorgedrungen ist. Heute, da die Branche Technologieknoten erreicht, die oft als „Ära der Angström-Technologie“ bezeichnet werden – wobei die wichtigsten Merkmalsabmessungen nahe an atomare Skalen heranreichen – stagniert die traditionelle Skalierungstechnik zunehmend.

Fortschrittliche GAA-Transistoren haben dank ihrer hervorragenden elektrostatischen Steuerungsfähigkeit Gatelängen von nahezu 10 nm erreicht. Beispielsweise hat das Forschungsverbundprojekt von IBM durch die Verjüngung des Siliziumkanals auf etwa 5 nm gestapelte Nanoblatt-Feldeffekttransistoren mit einer Gatelänge von etwa 12 nm erfolgreich demonstriert. Allerdings erfordert die Skalierung der Gatelänge bei siliziumbasierten Materialien auf weit unter etwa 10 nm eine Verjüngung der Kanaldicke auf 3 nm, was schwerwiegende Herausforderungen wie die Verstärkung des Quantentunneleffekts und die Verringerung der Ladungsträgerbeweglichkeit mit sich bringt. Darüber hinaus schränkt die fortgesetzte Dimensionskompression die effektive Kanalbreite (Wch), die jedem Transistor zur Verfügung steht, stark ein, da eine erhebliche Verkleinerung der Höhe der Standardzelle zwangsläufig die Gesamtbreite begrenzt, die jedem Bauelement zugewiesen werden kann. Diese Verkleinerung der Breite reduziert den Treiberstrom pro Transistor und verstärkt die parasitäre Kapazität pro Einheit der Kanalbreite. Zusammengefasst kann die bloße Verkleinerung der Abmessungen von Siliziumtransistoren keine erhebliche Verbesserung der Schaltungsgeschwindigkeit oder Energieeffizienz mehr gewährleisten.

Wenn die traditionelle Skalierungstechnik an ihre Grenzen stößt, wie geht es dann weiter? Ein Weg, der derzeit intensiv erforscht wird, ist die Verwendung neuartiger Kanalmaterialien und dreidimensionaler Integrationskonzepte, um die CMOS-Leistung zu verbessern. Zweidimensionale (2D) Halbleiter stehen an der Spitze dieser Forschung. Atomar dünne zweidimensionale Materialien (z. B. einschichtiges MoS₂, WSe₂) können als Transistorkanäle mit einer Dicke von nur wenigen Atomen dienen. Ihre extrem dünne Beschaffenheit bietet eine beispiellose elektrostatische Steuerungsfähigkeit, die auch bei Gatelängen von nur wenigen Nanometern robuste Schaltleistungen ermöglicht. Abbildung 1b und c untersucht das Skalierungspotenzial von einschichtigen (1L, t≈0,7 nm), zweischichtigen (2L, t≈1,4 nm) und dreischichtigen (3L, t≈2,1 nm) MoS₂ sowie Silizium-Nanoblatt (NS) Feldeffekttransistoren (FET) mit t=4,5 nm, indem die Subschwingschwelle (SS) und die Treiberleistung (ION bei festem IOFF und VDD) verglichen werden. Durch die Verringerung des t-Werts bleibt die elektrostatische Integrität (SS, Abbildung 1b) bei niedrigerem Lg erhalten. Das bedeutet, dass ION (bei festem IOFF und VDD, Abbildung 1c) mit der Skalierung von Lg erheblich verbessert wird. Daher hat 1L-MoS₂ das beste Skalierungspotenzial und kann die für den Logikbetrieb erforderlichen Transistorstromziele bei Lg≈4 nm beibehalten, während Silizium-NS mit t=4,5 nm nur auf Lg≈12 nm skaliert werden kann.

Man hofft, dass zweidimensionale Materialien neue Skalierungspfade eröffnen, insbesondere in Kombination mit vertikaler Integration. Beispielsweise können monolithische komplementäre Feldeffekttransistoren (CFET) – bei denen p-Typ-Feldeffekttransistoren und n-Typ-Feldeffekttransistoren in vertikaler Stapelung dieselbe Fläche belegen – die Transistordichte verdoppeln, ohne die horizontalen Merkmalsabmessungen zu verkleinern. Wenn zweidimensionale Halbleiter als Kanalmaterial in solche GAA-CFET-Strukturen eingeführt werden, könnten möglicherweise gleichzeitig die Grenzen der Gatelängenskalierung und eine extrem hohe Bauelementdichte erreicht werden. Diese Vision hat eine Vielzahl von Forschungsarbeiten angeregt: Frühere Experimente haben gezeigt, dass zweidimensionale GAA-Transistoren ein nahezu ideales Subschwellenverhalten aufweisen, und es sind sogar erste Prototypen von zweidimensionalen CFETs entstanden, sodass dieses Forschungsgebiet weltweit große Aufmerksamkeit erhalten hat.

Eine realistische Bewertung der Aussichten von zweidimensionalen CFETs muss jedoch zwei einschränkende Faktoren anerkennen.

Erstens ist Siliziummaterial noch nicht überholt. Intel hat kürzlich GAA-Bandtransistoren mit einer physikalischen Gatelänge von weniger als 10 Nanometern demonstriert – realisiert durch die Verwendung eines ultradünnen Siliziumbandkanals von etwa 2 Nanometern – was zeigt, dass Siliziumbauelemente trotz erheblich gestiegener Prozesskomplexität 21 bis zu diesen extremen Werten getrieben werden können. Tatsächlich prognostizieren Branchenfahrpläne (z. B. die imec-Fahrplan in Abbildung 1a), dass selbst wenn zweidimensionale Kanäle schließlich eingesetzt werden, dies erst geschehen wird, nachdem die Silizium-CFET-Technologie vollständig ausgereizt ist – also nach dem letzten vollständig auf Silizium basierenden CFET-Prozessknoten (etwa nach A2). Mit anderen Worten: Zweidimensionale Materialien werden als potenzieller nächster Schritt angesehen, nachdem die Siliziumtechnologie an ihre Grenzen getrieben wurde, nicht als sofort verfügbare Alternative.

Zweitens stehen zweidimensionale CFETs vor großen Integrations- und Designherausforderungen. Die waferweite Herstellung oder Übertragung hochwertiger einschichtiger Filme, ihre zuverlässige Integration in komplexe 3D-Bauelementstapel und die Erzielung extrem niedriger Kontaktwiderstände ohne Dotierung sind nach wie vor ungelöste Forschungsprobleme. Darüber hinaus müssen wir auch dann, wenn diese Hindernisse überwunden sind, berücksichtigen, ob die traditionelle GAA-CFET-Architektur, die sorgfältig für Siliziummaterialien optimiert wurde, auch für zweidimensionale Kanäle geeignet ist. Das zentrale aktuelle Problem lautet: Kann die Integration zweidimensionaler Kanäle unter Verwendung der branchenüblichen GAA-CFET-Architektur auf dem A2-Knoten und fortgeschritteneren Prozessknoten die erwarteten Verbesserungen bei Leistung, Leistungsaufnahme und Fläche bringen?

Ausgehend von diesen Herausforderungen führt diese Arbeit eine kritische Bewertung des Potenzials von zweidimensionalen CFETs durch. Zuerst untersuchen wir, unter welchen Umständen und wie zweidimensionale Kanäle praktisch eingeführt werden können, nachdem der letzte Silizium-CFET-Knoten (A2) überschritten wurde, indem wir ein sequenzielles CFET-Integrationsschema vorschlagen. Anschließend überprüfen wir die neuesten Fortschritte bei GAA-Nanoblatt-Transistoren und weisen darauf hin, welche Aspekte aufgrund des Skalierungsdrucks neue Lösungen im Vergleich zur Siliziumtechnologie erfordern. Auf der Grundlage dieser Strukturen führen wir anschließend eine PPA-Analyse (Leistungsaufnahme, Leistung, Fläche) für vielversprechende zweidimensionale GAA/CFET-Bauelemente durch, um zu bewerten, ob sie die Ziele der gleichfrequenten Skalierung auf dem A2-Knoten erfüllen können.

Schrittweiser Integrationsprozess für zweidimensionale CFETs auf dem A2-Knoten und fortgeschrittenen Prozessknoten

Abbildung 2 zeigt den Ablauf des zweidimensionalen Kanal-CFET-Prozesses mit GAA-Architektur für den Ziel-A2-Prozessknoten mit einem Kontakt-Polysilizium-Abstand (CPP) von 36 nm und einer Gatelänge (Lg) von 10 nm. Dieser Ablauf verwendet einen vollständig sequenziellen CFET-Integrationsprozess, der eine unabhängige Herstellung der oberen und unteren Bauelemente ermöglicht. Im Vergleich dazu erfordert die monolithische CFET-Integration, dass obere und untere Bauelemente mehrere Prozessschritte gemeinsam nutzen. Einer der wichtigsten Gründe für die Verwendung der sequenziellen Integration ist die Vereinfachung der Abscheidungsengpässe bei der Atomlagenabscheidung (ALD): Bei dem üblichen Ersatzmetallgatter-Prozess (RMG) für monolithische CFETs müssen hochpermittive Materialien und Gatter-Arbeitsfunktionsmetalle (WFM) den Kanal vollständig umhüllen. Bei Lg=10 nm beträgt der vertikale Kanalspalt etwa 5–7 nm. Im herkömmlichen RMG-Prozess kann der vertikale Spalt abgedrückt werden, nachdem die Abscheidung des hochpermittiven Materials und des Gatter-WFM für das erste Bauelement abgeschlossen ist, was zu einer unmöglichen oder nur begrenzten WFM-Musterung und/oder WFM-Abscheidung für das zweite Bauelement führt. Da die oberen und unteren RMG-Module unabhängig voneinander verarbeitet werden können, mildert die sequenzielle CFET-Integration diesen Engpass wirksam. Im Vergleich zu monolithischen CFETs weisen vollständig sequenzielle CFETs auch weitere allgemeine Prozessvereinfachungen auf, einschließlich Ätzungen und Abscheidungen mit geringerem Aspektverhältnis.

Dieser sequenzielle Prozessablauf beginnt mit der Bildung des oberen NMOS-Bauelementstapels (Abbildung 2a), der zwei zweidimensionale Kanäle (z. B. MoS₂), eine dünne Schutzschicht (PL), die den Kanal umhüllt, eine Opferschicht (SAC) und eine untere dielektrische Isolationsschicht (BDI) umfasst. Wichtige Herstellungsschritte umfassen Nanoblattätzung, virtuelle Gatterbildung, Bildung einer inneren Abstandsschicht, SAC-Entfernung, NMOS-RMG, RMG-Schneiden, Bildung von Source/Drain (S/D)-Kontakten und Bildung der Vorderseite-Backend-Prozessierung (BEOL) (Abbildung 2b–m). Nach Abschluss des NMOS-Bauelements wird der Wafer an einen Trägerwafer gebondet, umgedreht und vom Substrat aus abgedünnt, bis die BDI-Schicht erreicht ist. Anschließend wird die untere PMOS-Bauelementbildung in ähnlicher Reihenfolge durchgeführt. Daraufhin wird der untere PMOS-Stapel über der BDI-Schicht gebildet (Abbildung 2n), der den PMOS-zweidimensionalen Kanal (z. B. WSe₂) umfasst, gefolgt von der PMOS-RMG-Integration (Abbildung 2q).

Die sequenzielle CFET-Integration bietet auch die Möglichkeit, Via zwischen den Gattern (VGG) einfach herzustellen. Dies bietet CFETs eine Verdrahtungsoption von dem oberen Gatter zum unteren Gatter, also eine getrennte Gatterfunktion, die ein Skalierungsbeschleuniger auf Ebene der Standardzellenbibliothek ist. Bei monolithischen CFETs ist der VGG-Prozess komplexer und erfordert mehr und kompliziertere Prozessschritte. Hier wird die BDI-Schicht ebenfalls durch Musterung und Metallisierung von VGG innerhalb der BDI-Schicht genutzt. Die BDI-Schicht gewährleistet nicht nur eine hohe Gleichmäßigkeit von VGG innerhalb des Wafers, sondern bietet auch einen Spielraum für den vertikalen Kantenpositionsfehler (VEPE), um den Isolationsabstand zwischen oberem und unterem Gatter aufrechtzuerhalten.

Durch die Verwendung zweidimensionaler Übergangsmetall-Dichalkogenid (TMD)-Nanoblätter anstelle von Silizium-Nanoblättern wird dieser Prozessablauf erheblich vereinfacht. Wir gehen davon aus, dass der zweidimensionale TMD-RMG-Prozess keine Hochtemperatur-Zuverlässigkeitsglühung (T>800℃) erfordert, die normalerweise im Silizium-RMG-Prozess verwendet wird. Ebenso können auf dem A2-Knoten andere Glühprozesse mit Temperaturen über 400℃ (wie die Verdichtungsglühung der Zwischendielektrikum-Null-Schicht (ILD0)) entfallen. Dadurch wird der Frontend-Prozessablauf (FEOL) für 2D-CFET mit dem typischen kupferbasierten Backend-Prozessstapel (BEOL) kompatibel. Daher können wir für 2D-CFET einen einfacheren, vollständig sequenziellen Prozessablauf mit nur einem einzigen Wafer-Umschlag anwenden: Oberes RMG → Oberes S/D-Kont