SerDes wird zum Spielentscheider.
In den letzten Jahren, in denen die Welle großer Modelle die Welt erfasst, hat sich die Rechenarchitektur von Rechenzentren ständig rasant weiterentwickelt. Von der frühen Konfiguration allgemeiner GPUs bis hin zu heute, wo alle Cloud-Anbieter selbst kundenspezifische ASICs entwickeln, ist das Wettrüsten auf der Seite der Rechenleistung in eine neue Phase eingetreten. Viele Menschen haben jedoch nicht bemerkt: Je intensiver der Wettbewerb um die Rechenkerne wird, desto leichter wird die Datenübertragung zwischen Chips zum Engpass. Die Hochgeschwindigkeits-Interconnect-Technologie im unteren Bereich der Chips entwickelt sich von einer unterstützenden Funktion zu einem Kernbestandteil.
Im Juni 2025 kündigte Qualcomm die Übernahme des weltweit führenden Anbieters von Hochgeschwindigkeits-Verbindungs-IP Alphawave Semi für etwa 2,4 Milliarden US-Dollar an, um seine Kernkompetenzen bei Hochgeschwindigkeitsschnittstellen für SerDes und der Die-zu-Die-Interkonnektivität nach UCIe-Standard zu stärken und gleichzeitig das vollständige kundenspezifische ASIC-Designgeschäft von Open-Silicon in sein Portfolio aufzunehmen. Ende Juli 2026 gab TSai Li-Hsing, CEO von MediaTek, auf einer Finanzkonferenz bekannt, dass die Entwicklung der 400G/448G-SerDes-IP gut voranschreitet. Die vollständigen standardisierten IP-Ressourcen werden im zweiten Halbjahr 2027 vollständig validiert und an Kunden ausgeliefert, um die Entwicklung der kundenspezifischen ASIC-Hardware für die nächste Generation von Cloud-Umgebungen zu unterstützen.
Dass die beiden ursprünglich im Bereich Verbraucherchips etablierten Unternehmen gleichzeitig ihre Investitionen in SerDes erhöhen, signalisiert einen Wandel der grundlegenden Logik im Bereich der Rechenleistungshardware. Laut Statistiken von PW Consulting belief sich der weltweite Markt für SerDes-IP-Kerne im Jahr 2025 auf 1,41 Milliarden US-Dollar. Aufgeteilt nach Endnutzern entfielen 49,9 % des Marktanteils auf Szenarien in Rechenzentren und Cloud Computing. Es wird erwartet, dass dieser Markt bis 2032 einen Wert von 3,35 Milliarden US-Dollar erreichen wird, was einer durchschnittlichen jährlichen Wachstumsrate von 13,15 % entspricht.
Da die SerDes-Schnittstelle zum Kern der Hochgeschwindigkeitsverbindungen geworden ist, verlassen sich Chipleiter zunehmend auf ausgereifte SerDes-IPs, um das Integrationsrisiko zu senken und die Markteinführungszeit zu verkürzen. In der Vergangenheit maß die Branche der Rechenleistung von Chips größte Bedeutung bei, heute ist die Hochgeschwindigkeits-Interconnect-PHY-IP zum zentralen Wettbewerbsfaktor um kundenspezifische ASIC-Aufträge von Cloud-Anbietern geworden.
Warum müssen ASICs im Bereich SerDes wettbewerbsfähig sein?
Um spezifische Arbeitslasten für das KI-Training und die KI-Inferenz zu verarbeiten, beschleunigen Cloud-Dienstleister und KI-Unternehmen wie Google, Amazon Web Services, Microsoft, OpenAI und Apple die Bereitstellung von Servern mit KI-ASICs. Kundenspezifische Rechenchips treten nun in eine Phase der großskaligen Einführung ein.
Vergleich der Versandanteile von KI-ASICs 2024 und 2027, Quelle: Counterpoint
Laut Berechnungen von Counterpoint liegt die durchschnittliche jährliche Wachstumsrate des weltweiten KI-ASIC-Marktes von 2024 bis 2027 bei 34 %. Die gesamte Versandmenge im Jahr 2027 wird das Dreifache des Werts von 2024 erreichen. JPMorgan prognostiziert weiter, dass die Versandmenge von ASICs im Jahr 2026 voraussichtlich 6,8 Millionen Einheiten und die von GPUs 9,5 Millionen Einheiten betragen wird. Unter allen weltweit ausgelieferten KI-Chips machen ASICs etwa 42 % aus. Bis 2027 wird die Versandmenge von ASICs voraussichtlich 12,5 Millionen Einheiten erreichen und einen Anteil von 53 % einnehmen – damit übertreffen sie erstmals GPUs und werden zur dominierenden Beschleunigungshardware. Die selbst entwickelten spezialisierten Chips von Cloud-Anbietern wie Google, Amazon und Meta werden ständig in größerem Umfang eingesetzt. Dank kundenspezifischer Architekturen lassen sich überflüssige Schaltkreise eliminieren, was langfristig erhebliche Vorteile bei den Gesamtbetriebskosten (TCO) bietet. Gleichzeitig sind Switch-Chips in hohem Maße auf SerDes angewiesen. Daten von Growth Market Reports zeigen, dass die durchschnittliche jährliche Wachstumsrate des weltweiten Marktes für Hochgeschwindigkeits-SerDes von 2025 bis 2034 bei 13,1 % liegt. Rechenzentrums-Switchgeräte sind die wichtigste Nachfragequelle – das ist auch der grundlegende Grund, warum Broadcom seit vielen Jahren konsequent in diesem Bereich tätig ist.
Beim Betrieb großskaliger Rechencluster werden die Widersprüche zwischen überflüssiger Rechenkapazität und Übertragungsengpässen immer deutlicher. Aus den im Weißbuch „Anforderungen an die Hochgeschwindigkeitsinterkonnektivität von 448G pro Leitung für intelligente Rechenzentren der nächsten Generation“ des ODCC veröffentlichten Messdaten geht hervor, dass in Szenarien für das Training großer Modelle mit Billionen von Parametern der Kommunikationsaufwand für den Datenaustausch mehr als 70 % der gesamten Betriebskosten ausmacht, wobei eine große Menge an Rechenressourcen aufgrund von Datenblockierungen ungenutzt bleibt.
Um zu verstehen, warum SerDes so wichtig ist, muss man zunächst klären, was es genau ist. SerDes steht für Serializer und Deserializer, dessen Kernfunktion die Seriell-Parallel-Wandlung ist. Auf der Sendeseite werden parallele Daten in Hochgeschwindigkeits-Seriensignale umgewandelt und übertragen, auf der Empfangsseite werden sie wieder zurückgewandelt. Das Prinzip klingt nicht kompliziert, aber wenn die Geschwindigkeiten die Stufen 224G und 448G erreichen, steigt der Schwierigkeitsgrad exponentiell an. Wenn Signale auf Leiterplatten, Kabeln und Gehäusesubstraten übertragen werden, treten Dämpfung, Übersprechen und Rauschen auf – je höher die Geschwindigkeit, desto schwerwiegender werden diese Probleme. Bei frühen SerDes mit niedriger Geschwindigkeit wurde die NRZ-Modulation verwendet, bei der ein Symbol 1 Bit überträgt. Ab 112G wird überwiegend auf PAM4 umgestellt, wobei ein Symbol 2 Bit überträgt, um das Frequenzspektrum durch Erhöhung der Modulationsordnung zu komprimieren. Um 448G zu erreichen, erforscht die Branche nun PAM6 oder sogar PAM8, bei denen ein Symbol mehr Bits übertragen kann – dies stellt aber strengere Anforderungen an das Signal-Rausch-Verhältnis.
Es gibt einen weiteren zentralen Grund, warum Hochgeschwindigkeits-SerDes schwierig zu entwickeln ist: Es handelt sich um eine typische gemischte digital-analoge Schaltung. Digitale Logik kann mit fortschrittlichen Verfahren ständig verkleinert werden, aber die Leistung analoger Schaltkreise hängt stark von der Technologie, dem Layout-Design und der Signalintegrität ab. Selbst bei SerDes der 224G-Klasse können sich Stromverbrauch, Ausbeute und Signalqualität zwischen verschiedenen Entwicklerteams erheblich unterscheiden. Aus diesem Grund ist der Markt für hochwertige SerDes-IPs stark auf wenige Unternehmen konzentriert. Die Hürden im Bereich Fachkräfte sind sehr hoch – man kann solche Technologien nicht einfach durch hohe Investitionen schnell entwickeln.
Aufgrund der hohen technischen Anforderungen hat SerDes auch ein großes Gewicht in der Industrie. Als serielle Übertragungskanäle zwischen Chips ermöglicht die Weiterentwicklung der Übertragungsgeschwindigkeit gleichzeitig die Reduzierung der Anzahl von Leitungen und die Senkung des Gesamtenergieverbrauchs von Geräten. Berechnungen der Branchenorganisation OIF zufolge macht der Stromverbrauch der SerDes-Schaltkreise in hochwertigen Switch-Chips über 40 % des Gesamtverbrauchs aus. Bei der Integration von hochdichten Chiplets kann die lokale Wärmestromdichte 50 W/cm² erreichen. Die Energieeffizienz der Interkonnektivitätsschaltkreise bestimmt direkt die Kosten für die Rack-Bereitstellung und ist der wichtigste Bewertungsindikator für Cloud-Anbieter bei der Beurteilung von Hardwarelösungen.
Aus diesem Grund ist für alle Unternehmen, die kundenspezifische ASICs entwickeln, eine unabhängige und kontrollierbare Hochgeschwindigkeits-SerDes eine unverzichtbare Kernressource. Die maximale Rechenleistung eines einzelnen Chips wird von den Recheneinheiten bestimmt, aber der Gesamtdurchsatz eines Clusters mit zehntausenden Karten wird vollständig durch die Interkonnektivitätsverbindungen begrenzt. Der Hauptwettbewerbsbereich im Bereich der Rechenleistung hat sich von der Leistung einzelner Kerne hin zur Fähigkeit zur Steuerung der gesamten Interkonnektivität im System verschoben.
Wer nutzt SerDes zur Entwicklung von ASICs?
Die Marktnachfrage und der technische Wert haben die strategische Bedeutung von SerDes bereits vollständig bestätigt. Gleichzeitig haben führende Chiphersteller im In- und Ausland sehr unterschiedliche Positionierungsstrategien entwickelt.
Im Bereich der Hochgeschwindigkeitsinterkonnektivität in Rechenzentren gilt Broadcom als etablierter langjähriger Marktteilnehmer. Seit der Ära der Switch-Chips entwickelt Broadcom SerDes schon länger als viele KI-Chip-Unternehmen überhaupt existieren. Es ist ein zentraler Teilnehmer an der Festlegung des OIF CEI-448G-Standards und hat großen Einfluss. Derzeit hat Broadcom bereits einen 448G-SerDes-PHY-Prototyp vorgestellt, der sowohl mit der PAM4- als auch mit der PAM6-Technologie kompatibel ist und somit eine flexible Positionierung ermöglicht. Mit dieser ausgereiften Interkonnektivitätstechnologie erhält Broadcom seit Jahren die kundenspezifischen ASIC-Aufträge von führenden Cloud-Anbietern wie Google und gilt als anerkannter Marktführer in diesem Bereich. Laut Prognosen von Counterpoint wird Broadcom seine Spitzenposition als bevorzugter Partner für das Design von hochwertigen KI-ASICs bis 2027 voraussichtlich behalten.
Als einer der Kunden von Broadcom nimmt Meta eine Sonderstellung ein. Die Architektur des eigenen MTIA-Chips wird vollständig von Meta definiert und die Entwicklung und das Design werden selbst durchgeführt – es werden keine fertigen ASIC-Chips von Broadcom direkt eingekauft. Dennoch haben die beiden Unternehmen eine langfristige gemeinsame Forschungs- und Entwicklungspartnerschaft aufgebaut: Broadcom liefert für MTIA grundlegende physikalische Schichtlösungen wie Hochgeschwindigkeits-SerDes, Ethernet-Interkonnektivität und fortschrittliche Gehäusetechnologien.
Auch Marvell ist seit vielen Jahren im Bereich der Rechenzentren tätig und gehört zu den etablierten Hauptanbietern. Das Unternehmen entwickelt die gesamte SerDes-Technologie selbst, bietet gleichzeitig das vollständige kundenspezifische ASIC-Geschäft an und pflegt langfristig stabile Beziehungen zu Cloud-Anbietern wie AWS, sodass seine Entwicklung stetig voranschreitet.
Intel verfolgt einen vollständigen selbst entwickelten IDM-Ansatz: Es entwickelt die 112G/224G-Hochgeschwindigkeits-SerDes selbst und passt sie gleichzeitig an den UCIe-Die-Interkonnektivitätsstandard an. Die Technologie wird sowohl für die eigenen KI-Beschleunigungs-ASICs als auch für die Rechenzentrums-Switch-ASICs bereitgestellt. Die KI-Rechenchips der eigenen Gaudi-Serie sind mit selbst entwickelter Die-zu-Die-SerDes ausgestattet. Über integrierte 100-Gigabit-Ethernet-Kanäle auf dem Chip wird die Interkonnektivität in Mehrkarten-Clustern realisiert. Gleichzeitig entwickelt das Unternehmen Prototypen für siliziumoptische CPO und 448G-Interkonnektivität, um staatlichen Behörden und Cloud-Anbietern vollständige Lösungen für Rechen-ASICs anzubieten.
MediaTek ist ein neuer Wettbewerber, der aus dem Bereich der Verbraucherelektronik in den Bereich der Rechenleistung eingetreten ist und seine Fähigkeiten im Bereich der Hochgeschwindigkeitsinterkonnektivität durch mehr als zehn Jahre langfristige Eigenentwicklung schrittweise aufgebaut hat. Sein Hochgeschwindigkeits-E/A-Team geht auf das im Jahr 2015 gegründete Unternehmen „Qingfa Communication“ zurück, das 2019 in die Muttergesellschaft integriert wurde und sich ausschließlich auf den Bereich der Rechenzentren konzentriert. Es hat die Entwicklung von niedrigen Geschwindigkeiten bis zur SerDes der 224G-Klasse in der Massenproduktion abgeschlossen und arbeitet nun an den Geschwindigkeitsstufen 336G und 448G. Branchenquellen zufolge soll die 336G-Lösung von MediaTek voraussichtlich in die Lieferkette von Googles nächster Generation von TPU-Chips aufgenommen werden, aber beide Seiten haben dies bisher nicht offiziell bestätigt. Der wirklich bemerkenswerte Punkt ist jedoch die 448G-SerDes-IP, die 2027 auf den Markt kommt – sie wird das zentrale Wettbewerbsmittel von MediaTek für den direkten Wettbewerb mit Broadcom sein.
Qualcomm ist durch Kapitalübernahmen schnell in den Markt eingetreten. Seine Strategie ist direkter: Es kauft sich Zeit durch Übernahmen, um die Entwicklung in einem Schritt abzuschließen. Mit der Übernahme von Alphawave für 2,4 Milliarden US-Dollar hat es die technischen Errungenschaften von mehr als zehn Jahren anderer Unternehmen schnell in sein eigenes Portfolio integriert. Es hat nicht nur die SerDes-PHY mit DSP-Architektur erworben, sondern auch die UCIe-Die-Interkonnektivitäts-IP und das kundenspezifische ASIC-Geschäft von Open-Silicon. Diese Ressourcen sind sehr flexibel einsetzbar: Intern können sie für die eigenen Server-CPUs und KI-Beschleuniger verwendet werden, um die vollständige Kette von der Berechnung bis zur Übertragung zu ergänzen. Extern können weiterhin IP-Lizenzierungen und kundenspezifische Design-Dienstleistungen angeboten werden – eine Übernahme unterstützt also zwei Wachstumspfade für das Geschäft.
NVIDIA verfolgt einen vollständig geschlossenen selbst entwickelten Ansatz. Sein eigenes Interkonnektivitätsprotokoll NVLink wird ausschließlich für die eigenen Produkte entwickelt und verwendet. Die Rubin-Plattform erreicht bereits 400G NVLink, und die 448G-Lösung wird derzeit geprüft. Diese Technologie wird jedoch nur für die eigenen GPU-Cluster verwendet – es werden keine IPs an Dritte verkauft und keine externen ASIC-Aufträge angenommen. Dies repräsentiert die einzigartige Strategie großer Endverbraucher von Rechenleistung, die die Kerntechnologien der Interkonnektivität selbst kontrollieren.
Neben den Unternehmen, die vollständige ASIC-Chips selbst entwickeln, gibt es zwei weitere Arten von unverzichtbaren Zulieferern in diesem Bereich, die keine fertigen ASICs direkt ausliefern. Die erste Gruppe sind IP-Hersteller, die aus EDA-Giganten hervorgehen, vertreten durch Synopsys und Cadence. Sie produzieren keine fertigen Chips, sondern lizenzieren SerDes-PHY-IPs an nachgelagerte Chiphersteller und sind Technologielieferanten für viele kleine und mittlere ASIC-Unternehmen. Dank der ökologischen Bindung an ihre EDA-Tools haben sie einen hohen Marktanteil im Bereich der SerDes-IPs und decken das gesamte Spektrum von niedrigen Geschwindigkeiten bis zu 112G und 224G ab. Die Entwicklung von 448G wird ebenfalls vorangetrieben.
Die zweite Gruppe sind unabhängige Chiphersteller, die sich auf die Hochgeschwindigkeitsinterkonnektivität spezialisiert haben, wie zum Beispiel Credo Technology. Sie entwickeln keine vollständigen KI-ASICs, sondern konzentrieren sich auf die Forschung und