Chip, Wendepunkt
Obwohl die Verkleinerung der Transistorabmessungen bei weitem nicht zum Stillstand gekommen ist, wurden die Teilnehmer des Symposiums für Technologie und Schaltungen der sehr großen Integration 2026 dazu aufgefordert, auf Systemebene breiter zu denken. Richard Ho, Leiter der Hardwareabteilung von OpenAI, forderte bei der Eröffnung der Konferenz einen Wandel der Denkweise.
„Fortschritt lässt sich nicht allein durch die Verkleinerung von Transistorabmessungen erreichen; er erfordert auch Durchbrüche bei Schaltungen und Technologien, wie beispielsweise Speicherintegration, stromsparende Verbindungen, Stromversorgung, Wärmeabfuhr und fortschrittliche Gehäuse“, sagte Ho in seiner Grundsatzrede.
Innovationen in allen Bereichen müssen innerhalb eines kohärenten Systemarchitektur gemeinsam optimiert werden. „Nur durch ganzheitliche Innovationen auf Systemebene, unterstützt durch strenge Umsetzung, können wir die erforderliche Verbesserung des Energieeffizienzverhältnisses und des Gesamtbetriebskostenverhältnisses erreichen, damit die Vorteile der KI einer breiteren Bevölkerung zugute kommen können“, sagte Ho.
Die drei Säulen von KI-Hardwaresystemen – Berechnung, Speicher und Verbindung – dürfen nicht isoliert betrachtet werden, sondern ihre Wechselwirkungen müssen auf Systemebene berücksichtigt werden. Dies erfordert die gemeinsame Gestaltung von Modellen und Hardware, „um die Arbeitslastmerkmale mit Architekturoptionen und technischen Fähigkeiten abzustimmen“.
„Die Entwicklung der KI-Hardware in den nächsten zehn Jahren wird durch Innovationen auf Systemebene definiert“, sagte Ho.
CFET im Nach-Nano-Zeitalter
In einem Kurzvortrag im Rahmen des Kurzprogramms am Montag erläuterte Guo von IBM Research einen Fahrplan, der die Branche „bis ins Jahr 2040 hinein zu Innovationen bei Transistoren führen wird“.
Nach 12 Jahren der Entwicklung von FinFET schreitet der Übergang zu GAA (Gate-All-Around oder Nanoplatte) reibungslos voran, dieser Übergang bietet erhebliche Vorteile bei der Flexibilität der Kanalbreite, den Kurzkanaleffekten und neuen Innovationsmöglichkeiten. Nach mehreren Generationen von GAA-Bauelementen wird der Fokus auf gestapelte komplementäre Feldeffekttransistoren (CFET) verlagert, die üblicherweise als CFET bezeichnet werden, bei denen zwei Wafer miteinander verbunden und hinsichtlich der Kristallorientierung optimiert werden. Laut Guo werden diese komplementären FET im Zeitalter nach 1 Nanometer erscheinen, mit Bauelementabmessungen bis zu 2 Angström.
Für die Verbindungsleitungen sind Kobald- oder Rutheniumunterlagen (Co oder Ru) erforderlich, während die Kupfer-Reflow-Technologie größere Kupferkristallitgrößen ermöglicht, wodurch der Widerstand bei einem Abstand von 20 Nanometern (10 Nanometer Leitungsbreite und 10 Nanometer Zwischenraum) verringert wird. Auch Luftspalte werden eine Rolle spielen.
„Bei Abständen von mehr als 20 Nanometern benötigen wir neue Innovationen bei der Verbindungstechnik. Die E/A von gestapelten Bauelementen stellt ebenfalls eine große Herausforderung dar, wir brauchen Innovationen bei DTCO (Design-Technology-Co-Optimization)“, sagte Guo.
Einige Designs für 1,4-Nanometer-Prozesse erfordern laut ihm die Hoch-Numerische-Apertur-Lithografie (High-NA-Lithografie), während „sie für Designs im 1-Nanometer-Prozess absolut erforderlich ist“, mit Vorteilen wie verbesserter Liniensauraugheit (LER: Line Edge Roughness) und geringerer Variabilität.
Dwaipayan Biswas, Projektleiter bei ime, analysierte die Entwicklungsaussichten der KI aus einer makroskopischen Perspektive. Er zitierte eine Studie von Google, die darauf hinweist, dass die Anwendungsbereiche der KI sehr breit sein werden und jeder Bereich „spezielle technische Lösungen“ erfordert.
In den nächsten fünf bis zehn Jahren werden heterogene 3D-Integrierte Schaltungen entstehen, um diesen vielfältigen Marktanforderungen gerecht zu werden, und Mischverbindungstechnologien von Chip-zu-Wafer und Wafer-zu-Wafer werden breiter eingesetzt. Diese fein abgestufte 3D-Stapeltechnik ist derzeit in der Umsetzung und eröffnet neue Möglichkeiten. „Wir können sie nutzen, um Architekturflexibilität zu erreichen“, sagte Biswas.
Obwohl die FinFET-Technologie mehr als ein Jahrzehnt lang dominiert hat, prognostiziert Biswas, dass die Nanoplatten-Technologie nur zwei bis drei Generationen halten wird, bevor gestapelte CFET (ebenfalls mit GAA-Kanal) ihren Platz einnehmen. Bis 2031 wird die rückwärtige Stromversorgung von entscheidender Bedeutung sein. Sowohl die Zellenhöhe als auch die Abmessungen der Verbindungsleitungen müssen verkleinert werden. Die aufstrebende CXL-Serverarchitektur kann für die Verbindung mit ferroelektrischen Speichern vorteilhaft sein.
Zeitalter der optischen Verbindung COUPE beginnt
Chih Hang Tung, stellvertretender Direktor für die Erkundung von optischen Chipptechnologien bei TSMC, erklärte, dass mit der zunehmenden Bedeutung der optischen Verbindungstechnik „das Chipp-Gehäuse nun in den Reinraum einzieht“. Nachdem Sony als erstes Unternehmen die Mischverbindungstechnik zwischen Wafern eingeführt hat, setzen immer mehr Kunden von TSMC diese Technologie ein.
„HBM-Chips haben eine Höhe von 720 oder 740 Millimetern, wir müssen sie dünner machen. Die Kupfer-zu-Kupfer-Verbindungstechnik kann die Chiphöhe erheblich verringern“, sagte er.
Die Akzeptanzrate von COUPE, dem optischen Verbindungsprodukt von TSMC, steigt ebenfalls beschleunigt an. „Das COUPE-Zeitalter ist angebrochen“, verkündete er.
L.C. Lu, Vizepräsident für Forschung und Entwicklung bei TSMC, sprach auf der Plenarsitzung und stellte die Investitionen von TSMC im Bereich der Gehäusetechnik vor. Laut Lu wird die CoWos-Technologie (Chips auf Wafer-Substrat montiert) die Größe der Belichtungsmaske auf dem Substrat zwischen 2024 und 2029 um das 14-fache vergrößern, die Anzahl der Transistoren auf jedem Substrat um das 48-fache steigen und Geschwindigkeit sowie Stromverbrauch entsprechend verbessert werden.
Für Hochgeschwindigkeitsspeicher prognostiziert TSMC, dass die Bandbreite zwischen den beiden Generationen HBM3 und HBM5 um das 34-fache steigen wird. „Wir werden weiterhin eine erhebliche Erhöhung der Bandbreite zwischen Chips erleben“, sagte Lu.
Knappes Angebot auf dem DRAM-Markt
Hoshik Kim von SK Hynix erklärte, dass die Speicherhersteller zwar „Zyklen von Auf und Ab erlebt haben und auch Verluste hinnehmen mussten“, die Situation dieses Mal jedoch anders sei. „In absehbarer Zeit werden wir mit unzureichenden Produktionskapazitäten konfrontiert sein.“ Rechenzentren verbrauchen den Großteil der DRAM-Produktionskapazitäten, bis zu 70 % der gesamten globalen Produktion. Dies führt zu einem knappen Angebot auf dem Verbrauchermarkt. „Das ist keine Blase. Selbst in fünf Jahren könnten wir noch ein knappes Angebot haben. Das ist eine seltene Marktumkehr“, sagte er.
Nirmal Ramaswamy, Vizepräsident der DRAM-Technikgruppe bei Micron Technology, sagte: „Die Speicherprodukte werden in Zukunft erhebliche Veränderungen erleben, einschließlich bahnbrechender Prozess- und Designinnovationen, fortschrittlicher Gehäusetechnologien, GPU-Offloading mit fortschrittlichen PHY-Schnittstellen zwischen Chips und angepassten (HBM-)Eigenschaften.“
Ramaswamy wies darauf hin, dass die Waferverbindung die grundlegende Technologie für die Miniaturisierung von DRAM ist, und betonte das Ziel, eine Überdeckungsgenauigkeit von Wafer-zu-Wafer unter 50 nm zu erreichen.
Ist KI Hype oder Realität?
Auf dem VLSI-Symposium wurde die Frage wiederholt gestellt, ob KI bereits eine Blase gebildet hat und ob es sich um Hype oder Realität handelt. Ramaswamy von Micron Technology listete eine Reihe von Branchen auf, die durch KI-Agenten verändert werden, so wie es die Programmierbranche in den letzten Jahren erlebt hat. Zu den von ihm genannten Branchen gehören Gesundheitswesen, Verkehr, Fertigung, Finanzen, Landwirtschaft und Bildung. „Jede Branche, die wir kennen, wird Veränderungen erleben“, schloss er.
Mit der Verbreitung von intelligenter KI werden Agenten andere Tools aufrufen, um Aufgaben zu erledigen. Die Infrastruktur für Edge-KI wird mit Gigawatt-großen Rechenzentren um Ressourcen konkurrieren.
David Kanter, Gründer und Geschäftsführer des Benchmark-Unternehmens MLCommons und Analyst, wies darauf hin, dass KI anfängt, profitabel zu sein. „Anthropic hat einen positiven Cashflow“, sagte er auf der Podiumsdiskussion am Abend des Symposiums. Er wies auch darauf hin, dass mit steigendem Rechenbedarf die großen Cloud-Dienstanbieter die Preise umfassend erhöhen. „Das Aufkommen von KI hat die Softwareentwicklung grundlegend verändert. Mit dem Fortschritt der KI-Technologie werden viele andere Bereiche das Potenzial von KI freisetzen“, sagte Kanter.
Das Mooresche Gesetz ist noch nicht tot
Wenn man das Mooresche Gesetz streng als die Verdopplung der Transistordichte alle paar Jahre definiert, hat es vielleicht seine Blütezeit hinter sich. Aber angesichts der neuen Foundry-Technologien, die von Herstellern wie Intel, Samsung und TSMC auf dem VLSI-Symposium vorgestellt wurden, verbessert sich das Mooresche Gesetz in Bezug auf die Indikatoren von Stromverbrauch, Leistung und Fläche (PPA) stetig weiter.
Donghoon Hwang von Samsung stellte eine zukunftsorientierte CFET-Architektur vor, die einen Kanal mit mehreren Nanobändern für N-Typ- und P-Typ-Transistoren verwendet. Die wichtigsten Fortschritte umfassen: die Verwendung einer mittleren dielektrischen Isolationsschicht (MDI) zwischen dem oberen und unteren Transistor sowie ein Design mit durchgehender Kontaktierung, durchgehender Oberseite und gemeinsamen Source-Drain-Regionen (cSD).
Anupama Bowander von Intel Foundry stellte mehrere Verbesserungen des 18A-P-Produkts von Intel Foundry vor, einschließlich direkter rückwärtiger Kontakte und einer aktualisierten rückwärtigen Stromversorgungsarchitektur. Im Vergleich zum 18A-Produkt senkt 18A-P den Stromverbrauch um 18 %, verbessert die Wärmeabfuhr und optimiert die Verbindungsschicht.
Die Power-Boost-Technologie von 18A-P verwendet eine Doppelkontaktarchitektur mit Vorder- und Rückseitenkontakten. Laut ihr wird die untere Metallschicht mit Extrem-Ultraviolett-Lithografie (EUV) hergestellt, was die Maskenkosten um 42 % senkt. Die Nova-Lake-Prozessorserie von Intel wird als erste die 18A-P-Technologie verwenden.
In einem anschließenden Artikel stellte Geoff Yeap von TSMC den A16-Prozess der Foundry vor, der später in diesem Jahr in die Massenproduktion gehen wird. Im Vergleich zum derzeit in voller Massenproduktion befindlichen N2-Prozess (den Yeap auf der IEDM-Konferenz 2024 vorgestellt hat) verwendet A16 ein „Super-Stromschienen“-System für die rückwärtige Stromversorgung mit direkten Kontakten, ohne dass die Fläche vergrößert wird.
Laut Yeap umfassen die Verbesserungen von A16 im Vergleich zu N2 eine 10 % höhere Transistordichte, einen geringeren IR-Spannungsabfall, eine 8 % bis 10 % höhere Geschwindigkeit und eine 2 % höhere Dichte der SRAM-Module.
„A16-Chips werden voraussichtlich bis Ende des Jahres in die Produktion gehen“, sagte Yeap.
Chris Auth, Vizepräsident von Intel, betonte die Bedeutung der Berücksichtigung von Wärmeeffekten.
„Unsere EDA-Tools müssen wärmebewusst sein“, sagte er. Mit der Einführung der Mischverbindungstechnik in der Branche werden Gehäuse immer wichtiger, und die Nachfrage nach wärmeleitenden Materialien steigt.
„Ich bin Transistorexperte, aber ich glaube, wir haben im Bereich der Mischverbindungstechnik erst an der Oberfläche gekratzt“, sagte er.
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