LPDDR6 – Der Wettbewerb hat begonnen

Samsung und SK Hynix haben in ihren Vorträgen auf der ISSCC 2026 gezeigt, dass beide Unternehmen bereits funktionsfähige LPDDR6-Chips haben, obwohl die LPDDR6-Standards erst vor einigen Monaten von JEDEC genehmigt wurden. Mit dem Fortschritt der Technologie steigt die Nachfrage nach Hochkapazitäts- und Hochgeschwindigkeits-Speichern aufgrund des zunehmenden Bedarfs an maschinellem Lernen, während die Durchsatzleistung vieler Geräte an ihre Grenzen stößt. Bei kleinen Geräten wie Smartphones und Laptops ist das Speichersubsystem einer der größten Faktoren, die die Ausführung leistungsstarker und aktueller On-Chip-Modelle einschränken.

Die Präsentationen von Samsung und SK Hynix auf der ISSCC 2026 sind viel interessanter als es auf den ersten Blick scheint. Obwohl beide Unternehmen funktionsfähige Chips präsentiert haben, haben sie unterschiedliche Entscheidungen bei der Gestaltung und Optimierung getroffen. Samsung hat eine konservativere Strategie für Geschwindigkeit und Bandbreite gewählt und hat in einigen Aspekten die reine Leistung geopfert, um die Stromverbrauchseffizienz zu verbessern.

SK Hynix hingegen nutzt seinen neuesten 1-nm-Prozessknoten, um direkt die in der JESD209-6-Norm festgelegte Bandbreitenschwelle von 14,4 Gbps zu erreichen. Diese beiden Vorträge bieten erstmals detaillierte und unabhängig verifizierte Informationen über die Leistung von LPDDR6 in realen Chips, nicht nur auf Papier.

Einführung in die aktuelle LPDDR-Familie

LPDDR5 wurde erstmals 2019 veröffentlicht und hat eine Spitzendatenrate von 6.400 Mb/s pro Pin, was etwa doppelt so viel wie bei LPDDR4X ist. LPDDR5X folgte 2021 mit einer Spitzendatenrate von 8.533 Mb/s. SK Hynix hat dann die Datenrate auf 9.600 Mb/s erhöht und das Produkt später als LPDDR5T bezeichnet. Samsung hat schließlich die Datenrate von LPDDR5X auf 10.700 Mb/s auf der Dimensity 9400-Plattform mit einem 12-nm-Prozess validiert. Die folgende Tabelle zeigt die generationalen Verbesserungen der Spitzendatenrate und der Einzel-Chip-Bandbreite von LPDDR4X bis hin zu LPDDR6.

Alle bisherigen Generationen (LPDDR4X bis LPDDR5X) verwenden 16-Bit-Kanäle, was bedeutet, dass die Verbindung zwischen Speicher und Prozessor unabhängig von der Datenrate immer gleich breit bleibt. LPDDR6 ändert dies in einen breiteren 24-Bit-Kanal, was möglicherweise wichtiger ist als eine reine Geschwindigkeitssteigerung, da es schwierig sein wird, einen einheitlichen Controller zu entwickeln, der sowohl LP5- als auch LP6-Modus unterstützt.

LPDDR6 organisiert seine 24-Bit-Kanäle in zwei 12-Bit-Subkanäle pro Chip, was sich auf die tatsächliche Arbeitsweise des Speichers auswirkt. Jeder 12-Bit-Subkanal verarbeitet seine eigenen Daten unabhängig voneinander, was dem Speichercontroller bei der Verarbeitung von Anfragen mehr Flexibilität gibt und kleinere Zugriffsschritte ermöglicht (32 Byte pro Subkanal, im Vergleich zu 64 Byte bei LPDDR5). Für AI-Workloads, die viele kleine und oft unregelmäßige Speicheranfragen generieren (statt großer sequentieller Anfragen), bedeutet dies, dass der Zufallszugriff auf den Speicher effizienter sein sollte und theoretisch die Zeit reduziert werden kann, die für das Abrufen von Daten aufgewendet wird, die über die tatsächlichen Bedürfnisse des Workloads hinausgehen.

Für neue AI-Workloads in mobilen Geräten reicht die Bandbreite von LPDDR5X nicht aus, und die Kombination aus höherer Datenrate und breiterem Bus löst dieses Problem direkt. Geräte-Level-AI-Modelle erfordern ein Speichersubsystem, das große Datenmengen schnell und stabil übertragen kann. LPDDR5X hat eine Übertragungsrate von 8.533 Mb/s (16 Bit) und eine Spitzenbandbreite von etwa 17 GB/s pro Chip. Laut SK Hynix auf der ISSCC 2026 kann LPDDR6 auf einem breiteren 24-Bit-Kanal eine Spitzenübertragungsrate von 14.400 Mb/s und eine maximale Bandbreite von 38,4 GB/s pro Chip erreichen. Dies ist etwa 2,25-mal so viel wie bei LPDDR5X und mehr als dreimal so viel wie bei LPDDR5.

Bevor wir fortfahren, lassen Sie uns zunächst verstehen, was in der von JEDEC letztes Jahr veröffentlichten JESD209-6-Norm festgelegt ist.

Die offizielle JEDEC JESD209-6-Norm definiert eine Spitzendatenrate von 14.400 Mb/s pro Pin, wobei die Einstiegsrate bei 10.667 Mb/s liegt. Die Realität ist jedoch komplexer als nur die Spitzendatenrate. Wie SK Hynix gezeigt hat, beträgt die tatsächliche Spitzenbandbreite nur 38,4 GB/s pro Chip, nicht der theoretische Maximalwert von 43,2 GB/s, der sich aus der Multiplikation der Datenrate mit der Busbreite ergibt.

Abgesehen von der Bandbreite macht LPDDR6 im Gegensatz zu LPDDR5X die On-Chip-Fehlerkorrekturfunktion (ECC) obligatorisch, nicht optional. Dies bedeutet, dass die Fehlerkorrektur jetzt innerhalb der Speicherarray vor dem Erreichen des Prozessors durchgeführt wird. LPDDR6 führt auch die Per Row Activation Counting-Technologie ein, um gegen das Rowhammer-Sicherheitsrisiko zu schützen. Rowhammer ist ein bekanntes Speicherrisiko, bei dem wiederholter Zugriff auf dieselbe Speicherzeile zu Datenbeschädigungen in benachbarten Zeilen führen kann. Darüber hinaus begrenzt das neue dynamische Effizienzmodell die Schnittstelle auf Subkanäle bei niedriger Bandbreite, was die Energieeffizienz erheblich verbessert und für mobile Geräte von entscheidender Bedeutung ist.

SK Hynix' 16Gb LPDDR6 auf Basis des 1cnm-Prozesses

SK Hynix hat auf der ISSCC ein 16Gb LPDDR6-Speicherbauelement gezeigt, das auf dem 1cnm-Prozess basiert und die neueste Generation seiner 10-nm-DRAM-Serie darstellt. Die Mikrofotografie des Chips in Abbildung 15.7.7 bestätigt direkt seine Hauptleistungsparameter: Eine Übertragungsrate von 14,4 Gbps pro Pin und eine Gesamtbandbreite von 38,4 GB/s. Der Chip verwendet zwei unabhängige Spannungsbahnen: Eine höhere Spannungsbahn für die Übertragung von Daten, die hohe Geschwindigkeit erfordern, und eine niedrigere Spannungsbahn für die Übertragung aller anderen Daten. Dies ist der Schlüssel für SK Hynix, um den Stromverbrauch unter verschiedenen Arbeitsbedingungen effektiv zu verwalten.

Genauer gesagt arbeitet der Chip selbst auf zwei verschiedenen Spannungsniveaus. Die Hochspannungsbahn VDD2C arbeitet mit einer Spannung von 1,025 V, während die Niederspannungsbahn VDD2D mit 0,875 V arbeitet. VDD2C ist der kritische Teil, der mehr Leistung benötigt, um die maximale Bandbreite von 14,4 Gbps pro Pin zu erreichen, während VDD2D für die Übertragung aller anderen Daten verwendet wird.

SK Hynix behauptet, dass sein Produkt im Vergleich zu LPDDR5 eine Energieeffizienzsteigerung von über 20 % und eine höhere Ein-Kanal-Bandbreite aufweist. Durch die Anwendung unterschiedlicher Spannungen auf verschiedene Teile des Speicherchips zur Verbesserung der Energieeffizienz behauptet SK Hynix auch, dass seine Bandbreite im Vergleich zu LPDDR5 um das Dreifache erhöht ist.

Die obige Abbildung zeigt deutlicher, wie das Zwei-Subkanal-Design im täglichen Betrieb funktioniert. SC0 ist der Hauptsubkanal, in dem alle aktiven Logikschaltungen laufen, und SC1 ist dazu symmetrisch. In einem Energiesparmodus wird das gesamte Hilfsmodul abgeschaltet, und SC0 kontrolliert vollständig alle 32 Speicherbanken. In diesem speziellen Zustand läuft der Ein-Subkanal mit einer Rate von 12,8 Gbps, und der Standby-Strom sinkt auf 87,3 % des Normalmodus, während der Betriebsstrom auf 81,1 % des Normalmodus sinkt. Tatsächlich befindet sich das Gerät der meiste Zeit in diesem Zustand, was bedeutet, dass diese Werte wichtiger sind als die Spitzenwerte.

SK Hynix konzentriert sich in diesem Bericht darauf, wie der Stromverbrauch an beiden Enden des Geschwindigkeitsbereichs verwaltet wird, nicht nur der Spitzenstromverbrauch. Der CA-Bus (Befehl und Adresse) in LPDDR6 teilt dem Speicher mit, welche Aktion ausgeführt werden soll und wo, und seine Arbeitsfrequenz liegt zwischen 1,6 GHz und 3,6 GHz, was etwa das Dreifache von LPDDR5 ist (wie SK Hynix angibt). Dies stellt eine echte Herausforderung für die Mehrstufenkonfiguration dar (d. h. mehrere Chips teilen sich die CA-Pins).

Um dieses Problem zu lösen, teilt SK Hynix den Arbeitsfrequenzbereich in drei Bänder auf, wobei jedes Band über einen unabhängigen Puffer verfügt, und aktiviert diese Puffer je nach Arbeitsbedingungen selektiv. In Kombination mit einem schnellen CS-Steuerungsschema (das bei niedriger Geschwindigkeit die CA-Signalpfade effizienter steuern kann) wird der Niedrigfrequenz-Standby-Strom um 42 % und der Mittelfrequenz-Standby-Strom um 19 % reduziert. Für ein Gerät, das die meiste Zeit im Leerlauf ist, ist dies der Schlüssel zur echten Energieeinsparung.

Das Shmoo-Diagramm in der obigen Abbildung zeigt die Stromverbrauchs- und Spannungsziele, die SK Hynix für diese Datenrate festgelegt hat. Für diejenigen, die mit Shmoo-Diagrammen nicht vertraut sind, ist es eine visuelle Darstellung der Leistungseigenschaften eines Chips bei verschiedenen Spannungen und Taktfrequenzen. Dies ermöglicht es uns, den tatsächlichen Arbeitsbereich des Chips besser zu verstehen und zu überprüfen, ob er seine Leistungsgrenzen erreicht hat. Bei einer VDD2C-Spannung von 1,025 V kann das Gerät von SK Hynix die Qualitätskriterien für 14,4 Gbps erreichen, was auch die JEDEC-Grenze ist.

Eine Reduzierung der Spannung auf 0,950 V führt zu einer Rückkehr der Bandbreite auf 10,9 Gbps. Dies zeigt, dass der 1cnm-Prozess von SK Hynix zusätzlichen Spannungsspielraum benötigt, um zuverlässig mit Spitzengeschwindigkeit ohne Leistungseinbußen zu arbeiten. Ohne diesen Spielraum würde die Leistung drastisch sinken. Dies ist die erste Generation von LPDDR6-Speichern von SK Hynix, und für einen neuen Prozessknoten ist dies nicht ungewöhnlich, aber es unterscheidet sich stark von der Vorgehensweise von Samsung, das die Bandbreite geopfert hat, um eine höhere Energieeffizienz zu erreichen.

Diese Beziehung zwischen Spannung und Geschwindigkeit wird besonders wichtig, wenn wir sie direkt mit dem Vergleich der von Samsung in seinem Bericht gezeigten Daten setzen, da die beiden Unternehmen sehr klare Unterschiede in ihrer Optimierung vorgenommen haben, was auch in ihren Shmoo-Diagrammen widergespiegelt wird.

Samsungs 16Gb LPDDR6 mit einer Geschwindigkeit von 12,8 Gbps

Samsung hat auf der ISSCC 2026 sein neuestes Produkt vorgestellt, ein 16Gb LPDDR6-Gerät, das auf einem 10-nm-DRAM-Prozess basiert. Die Zusammenfassungstabelle in Abbildung 15.8.7 und die folgende Tabelle bestätigen direkt seine Schlüsselspezifikationen.

Die von Samsung angegebene Bandbreite von 12,8 Gbps zielt nicht auf die Spitzenbandbreite von 14,4 Gbps wie bei SK Hynix ab. Der Bericht beschreibt 12,8 Gbps als den Mindestspannungs-Arbeitspunkt, der von JEDEC festgelegt ist, was darauf hinweist, dass Samsung schließlich entschieden hat, den Schwerpunkt seiner ersten Generation von Produkten auf die Energieeffizienz zu legen.

Die in der obigen Abbildung gezeigte Aufteilung der Stromversorgungsdomänen ist der Schlüssel für Samsung, um seine Effizienzziele zu erreichen. Anstatt alle Schaltungen unter einer einzigen Spannung zu betreiben, verteilt Samsung sie auf zwei verschiedene Stromversorgungsbahnen, je nach Gesch