Tao's Law: Kann man damit einen Chipriesen erschaffen?

Am 25. Mai hat eine Rede und eine signierte Dissertation von He Tingbo, Präsidentin der Halbleitergeschäftseinheit von Huawei, die chinesische Chipindustrie in Aufruhr versetzt.

Bei diesem Auftritt hat Frau He die Chipentwicklung von Huawei in den vergangenen sechs Jahren in einer Dissertation und einer Theorie zusammengefasst und preisgegeben.

Unter der Blockade fortschrittlicher Fertigungstechnologien in den letzten Jahren hat das Huawei-Halbleiterteam insgesamt 361 Chipmodelle in Serie produziert und in diesen Chips eine Schlussfolgerung bestätigt:

Das rein geometrische Verkleinern der Transistoren, um die Transistordichte und die Leistung der Chips zu erhöhen, nähert sich bereits den physikalischen und wirtschaftlichen Grenzen;

Das Reduzieren der Zeitkonstante τ und die logische Faltung der Chips („Zeitliche Verkleinerung“) wird zu einem neuen Weg in der Chipdesign, um die Abhängigkeit von extrem fortschrittlichen Fertigungsprozessen zu umgehen.

Dies ist das von Huawei vorgeschlagene „Tao-Gesetz“, das das Moore-Gesetz in der Chipdesign ersetzen soll.

Basierend auf diesem Gesetz hat He Tingbo angegeben, dass bis 2031 die Transistordichte von High-End-Chips auf diesem Weg das Niveau eines 1,4-Nanometer-Prozesses erreichen wird.

Man muss bedenken, dass selbst die 1,4-Nanometer-Prozesstechnologie von TSMC und Intel erst 2029 in die Serienproduktion gehen wird.

01

Das Ende des Moore-Gesetzes

Am 19. April 1965 hat die amerikanische Zeitschrift „Electronics“ einen Artikel von Gordon Moore, dem damaligen Leiter des Forschungs- und Entwicklungslaboratoriums von Fairchild Semiconductor, mit dem Titel „Cramming More Components onto Integrated Circuits“ veröffentlicht.

In diesem nur vierseitigen Kurzaufsatz hat Gordon Moore seine Beobachtung formuliert:

Seit der Einführung der integrierten Schaltungen im Jahr 1959 hat sich die Anzahl der Komponenten auf integrierten Schaltungen ungefähr alle zwei Jahre verdoppelt. Gleichzeitig hat er vorhergesagt, dass dieser Trend mindestens in den nächsten zehn Jahren anhalten würde.

Diese Beobachtung wurde später das berühmte Moore-Gesetz und wurde 1975 von Moore selbst auf „Verdoppelung alle zwei Jahre“ revidiert.

Das Moore-Gesetz war in der Folgezeit lange Zeit das „Branchenabkommen“ der globalen Halbleiterindustrie und hat die größte technologische Explosion in der Menschheitsgeschichte angetrieben:

Von den persönlichen Computern bis zu den Smartphones, von dem Internet bis zur Künstlichen Intelligenz hat die Rechenleistung exponentiell zugenommen, während die Kosten stetig gesunken sind.

1974 haben die IBM-Wissenschaftler Robert Dennard und andere einen Artikel veröffentlicht und die Dennard-Skalierungstheorie (Dennard Scaling) vorgeschlagen.

Diese Theorie besagt, dass mit der proportionalen Verkleinerung der Transistoren auch die Spannung und der Strom proportional sinken und ein konstantes elektrisches Feld aufrechterhalten werden kann, so dass die Leistungsdichte konstant bleibt.

Diese Theorie passte perfekt zum bereits etablierten Moore-Gesetz: Während die Anzahl der Transistoren exponentiell wuchs, stiegen auch das Verhältnis von Leistung zu Verbrauch und das Verhältnis von Leistung zu Kosten.

Auch dank dieser Theorie haben Architekturen wie FinFET und Gate-All-Around (GAA) diese Goldene Zeit verlängert.

Allerdings hat dieses „Branchenabkommen“ Anfang des 21. Jahrhunderts erste Risse bekommen.

Um 2005 hat die Dennard-Skalierung erstmals versagt. Mit der Verringerung der Chip-Größe auf unter 90 nm ist die Gate-Isolationsschicht aus herkömmlichem Siliziumdioxid dünner geworden, was zu einem starken Anstieg des Quantentunnelstroms geführt hat. Die Spannung konnte nicht mehr proportional verringert werden, und das Phänomen des „Dark Silicon“ trat auf – immer mehr Transistoren auf dem Chip konnten aufgrund der Leistungsbeschränkung nicht gleichzeitig arbeiten.

Seitdem ist die Taktfrequenz stagniert, und die Mehrkernarchitektur ist zum Standard geworden.

Deshalb wird bei der Bewertung der Leistung von Smartphones und Notebook-Computern immer häufiger die Anzahl der Kerne, insbesondere die Anzahl der großen und kleinen Kerne, erwähnt. Dies ist indirekt zu einem wichtigen Parameter für die Bewertung der CPU-Leistung geworden.

Allerdings ist die geometrische Skalierung (reine Dimensionsverkleinerung) nicht plötzlich zusammengebrochen, sondern hat mehrfach Zweifel und Umkehrungen erlebt. Hinter diesen Umkehrungen stand die kontinuierliche Weiterentwicklung von Technologien wie EUV-Lithographie und FinFET durch Unternehmen wie Intel, die die Chipfertigungsknoten immer weiter auf 7 nm, 5 nm und noch fortschrittlichere Prozesse vorangetrieben haben.

In diesem Jahr hat die Einführung des 18A-Prozesses (1,8 nm) Intel, das bereits von Nvidia und AMD überholt worden war, wieder etwas Lebenskräfte gegeben.

Nach dem Erreichen des 7-nm-Knotens haben sich jedoch einige subtile Veränderungen ereignet:

Die Rendite der Chipfertigungstechnologie hat stark abgenommen:

Die Geschwindigkeitssättigung hat die Verbesserung der Verzögerung durch die Kanalänge von einer quadratischen auf eine lineare Beziehung verringert;

Die parasitären RC-Widerstände der lokalen Verbindungen dominieren die Verzögerung;

Die Abschreibungen für Masken und EUV-Geräte sind sprunghaft gestiegen, was das Budget für die Chipdesign auf über eine Milliarde US-Dollar für den 2-nm-Knoten erhöht hat;

Die Kosten pro Transistor haben nicht mehr gesunken und haben in einigen fortschrittlichen Knoten sogar zugenommen;

…

Aufgrund dieser Phänomene haben mehrere Branchenführer nach 2010 öffentlich die Verlangsamung des Moore-Gesetzes zugegeben.

Wir haben gesehen, dass Intel fünf Jahre statt zwei Jahre benötigt hat, um von 14 nm auf 10 nm zu kommen, was seine „Pendelstrategie“ gebrochen hat, und dass die Internationale Halbleiterstraßenkarte (IRDS) die traditionellen Vorhersagen basierend auf dem Moore-Gesetz allmählich weniger betont.

Tatsächlich hat Gordon Moore bereits 2003 vorhergesagt, dass „kein exponentielles Wachstum für immer andauern kann“.

Um 2020 war das „Branchenabkommen“ der reinen geometrischen Skalierung in der Praxis nicht mehr aufrechtzuerhalten.

Das Ende des Moore-Gesetzes war kein plötzlicher Tod, sondern ein schrittweiser Rückgang. Es markiert den Übergang der Halbleiterindustrie von der „einfachen Zeit“ zur „schwierigen Zeit“:

Unter dem Druck von physikalischen Grenzen (Atomskala, Quanteneffekte), wirtschaftlichen Grenzen (astronomische Investitionen) und Anwendungsgrenzen (abnehmende Leistungsrendite) ist das traditionelle Modell des „Knotenjagds“ nicht mehr tragbar, und der gesamte Rechenstapel braucht neue Optimierungsziele.

02

Das Tao-Gesetz und die letzten sechs Jahre der Chipentwicklung bei Huawei

Am 10. Oktober 2018 hat Xu Zhijun, der rotierende Vorsitzende von Huawei, auf der Huawei Connect-Konferenz in Shanghai die vollständige AI-Strategie von Huawei für alle Ebenen und Szenarien offiziell vorgestellt.

Während dieser Zeit hat sich auch das von der Branche vermutete künstliche Intelligenz-Programm von Huawei mit dem internen Code-Namen „Da Vinci“ offiziell gezeigt.

Das sogenannte „Da Vinci“-Programm ist tatsächlich eine Chiparchitektur, die von Huawei entwickelt wurde. Diese Architektur verwendet eine heterogene Design mit 3D-Cube-Matrix-Berechnungseinheiten, Vektoreinheiten und Skalareinheiten, unterstützt gemischte Genauigkeitsberechnungen und passt sich präzise dem Datenfluss von neuronalen Netzen an.

Zusammen mit dem Da Vinci-Programm wurden auch die ersten selbst entwickelten AI-Chips von Huawei für den Bereich der künstlichen Intelligenz vorgestellt – der Ascend 910 (Training) und der Ascend 310 (Inferenz).

Nach den offiziellen Daten von Huawei damals hat der Ascend 910 eine FP16-Rechenleistung von 256 TFLOPS pro Chip, was eine Spitzenleistung in der Branche ist.

Dies war ein wichtiger Meilenstein in der Chipstrategie von Huawei, aber größere Herausforderungen folgten.

Im Mai 2019 hat die USA Huawei in die Entity List aufgenommen, und 2020 hat sie die Exportkontrollen weiter verschärft. Seitdem wurde Huawei von der globalen Lieferung fortschrittlicher Fertigungstechnologien abgeschnitten, und das Huawei-Halbleiterteam hat seine sechsjährige Odyssee begonnen.

Unter extremem Druck hat das Huawei-Halbleiterteam zwischen 2020 und 2026 381 Chipmodelle entworfen und in Serie produziert, die die Bereiche Mobiltelefone, Künstliche Intelligenz, Automobile und Infrastruktur abdecken.

Angesichts der Einschränkungen bei der fortschrittlichen Lithographietechnologie haben sie das Optimierungsziel von der „geometrischen Skalierung“ zur Zeitliche Skalierung (τ scaling) verschoben – d. h. die systemische Reduzierung der einzigen charakteristischen Zeitkonstante τ, von den Pikosekunden-Transistoren bis zu den Sekunden-Systemarbeitslasten.

Am 25. Mai 2026 hat He Tingbo auf der IEEE ISCAS-Konferenz offiziell das Tao-Gesetz (τ Scaling Law) vorgeschlagen, das die Zeit anstelle der Transistorfläche als Hauptoptimierungsindikator setzt.

Hier ist es erwähnenswert, dass He Tingbo, als langjährige Expertin in der Chipbranche von Huawei, seit ihrer Einstellung bei Huawei im Jahr 1996 verschiedene Positionen in der Chipgeschäftseinheit innehatte (Entwicklung, Forschung, Architektur, Lieferkette), Leiterin der Forschung und Entwicklung, Präsidentin von HiSilicon und Präsidentin des 2012-Labors war und jetzt Direktorin des Wissenschaftlerkomitees, Direktorin der ITMT und Präsidentin der Halbleitergeschäftseinheit ist.

Sie hat angegeben:

Das rein geometrische Verkleinern der Transistoren, um die Transistordichte und die Leistung der Chips zu erhöhen, nähert sich bereits den physikalischen und wirtschaftlichen Grenzen;

Das Reduzieren der Zeitkonstante τ und die logische Faltung der Chips (LogicFolding) („Zeitliche Verkleinerung“) wird zu einem neuen Weg in der Chipdesign, um die Abhängigkeit von extrem fortschrittlichen Fertigungsprozessen zu umgehen.

Das Tao-Gesetz ist seitdem das zweite gemeinsame Optimierungsziel, das den gesamten Rechenstapel überspannt, nachdem die Dennard-Skalierungstheorie (Dennard Scaling).

Nach der technischen Analyse von He Tingbo:

Im Bereich der mobilen SoCs ist die LogicFolding-Technologie ein entscheidender Durchbruch: Die digitale, analoge und Speicherschaltung werden in vertikal gestapelte aktive Schichten partitioniert, und die Länge der kritischen Pfade wird durch ultradünne Abstandsmischverbindungen verkürzt, um die parasitären RC-Widerstände zu verringern.

Bei einem festen Bauelementeknoten hat der Kirin 2026 die Transistordichte von 155 auf 238 MTr/mm² erhöht (um 55 %), die Leistung und Energieeffizienz des SoCs um 41 % verbessert und die Frequenz um 13 % erhöht.