Das erzwungene "Tau (τ)-Gesetz": Ein geheimes Experiment hinter 381 Huawei-Chips

An einem normalen Arbeitstag im Jahr 1965 saß Gordon Moore, der damalige Leiter der Forschung und Entwicklung bei Fairchild Semiconductor, in seinem Büro und schrieb einen Gastbeitrag für eine Branchenzeitschrift.

Er musste die Entwicklung von integrierten Schaltungen in den nächsten zehn Jahren vorhersagen und zeichnete daher einfach eine Kurve. Diese Kurve war sehr einfach: Die Anzahl der Transistoren auf einer integrierten Schaltung verdoppelte sich alle 18 bis 24 Monate.

Er schrieb diese Beobachtung in seinen Artikel mit dem banalen Titel „Cramming more components onto integrated circuits“ (Mehr Komponenten auf integrierte Schaltungen packen). Vier Seiten, ohne mathematische Formeln, ohne strenge physikalische Ableitungen, eher wie die empirische Intuition eines Ingenieurs.

Moore konnte damals vermutlich nicht ahnen, dass diese einfach gezeichnete Kurve den Entwicklungstempo einer Billionen-Dollar-Industrie für über sechs Jahrzehnte bestimmen würde.

Von Mikrometern, Submikrometern bis hin zu Tiefsubmikrometern, von 90 nm, 45 nm, 14 nm bis in die Ära der Angström-Einheiten: Jede Iteration einer neuen Prozessnode war im Wesentlichen eine kontinuierliche Verkleinerung in der räumlichen Dimension. Je schmaler die Gate-Breite der Transistoren, desto mehr Transistoren konnten pro Flächeneinheit untergebracht werden und desto leistungsfähiger wurden die Chips.

Einfach, direkt und effektiv. Die vier Wörter „Moores Gesetz“ wurden später in das Genom von Silicon Valley eingeschrieben und wurden zum kollektiven Glauben aller Menschen in der Halbleiterbranche.

Über fünfzig Jahre später konnte diese Kurve nicht mehr voranschreiten.

Die physikalische Wand stand im Weg. Wenn die Gate-Breite auf einige Nanometer reduziert wurde, stieg der Quantentunnelstrom exponentiell an, die Kontrolle des Gates über den Kanal nahm drastisch ab, und Leckströme und Variationen waren unauflösbar.

Die wirtschaftliche Wand war noch grausamer. Der 28-nm-Node war der berühmte „sweet spot“. Ab diesem Punkt erforderte jede neue Node EUV-Lithografie und mehrfache Musterbelichtung. Die Anzahl der Photomaske-Schritte verdoppelte sich, die Investitionen in die Ausrüstung stiegen sprunghaft, die Kosten pro Transistor nahmen langsamer ab oder stiegen sogar wieder an.

Die Uhr des Mooreschen Gesetzes war im Tick-Tock der Zeit entmagnetisiert worden.

Am 25. Mai 2026 eröffnete die IEEE International Symposium on Circuits and Systems in Shanghai. He Tingbo trat auf die Bühne. Der Saal war voll mit den Kerntechnikern der globalen Halbleiterbranche: IEEE Fellows, Reguläre auf Top-Konferenzen, Chefs von IDM- und Fabless-Unternehmen. In solchen Anlässen wird normalerweise ein neuer Chip vorgestellt, aber der Präsident der Halbleiterabteilung von Huawei wollte heute ein Gesetz ankündigen.

Eine Folie erschien auf dem Bildschirm mit den vier Wörtern – „Tao (τ)-Gesetz“. Zwei Sekunden lang war es still im Saal, dann ertönte ein dichtes Geräusch von Kameraverschlüssen.

Eine Folie erschien auf dem Bildschirm mit den einfachen Worten – „Tao (τ)-Gesetz“. Zuerst war es zwei Sekunden lang still im Saal, dann ertönte ein dichtes Geräusch von Kameraverschlüssen.

Dies war keine gewöhnliche Handlung. In der über sechs Jahrzehnte langen Geschichte der Halbleiterbranche gab es nur wenige Dinge, die als „Gesetz“ bezeichnet werden konnten.

Das Mooresche Gesetz, das Dennard-Skalierungsgesetz und das Huang-Gesetz haben jeweils die Entwicklungsrichtung dieser Branche definiert. Heute ist das Dennard-Skalierungsgesetz um 2006 schon nicht mehr gültig, und die gesamte Branche hat sich zu lange an der Kreuzung des „Post-Moore-Zeitalters“ aufgehalten. An diesem Punkt trat ein chinesisches Unternehmen in den Vordergrund und versuchte, seine eigene Antwort zu geben.

„Die 'geometrische Verkleinerung' durch 'zeitliche Verkleinerung' ersetzen.“ Mit diesen Worten setzte He Tingbo den Ton für ihre gesamte Präsentation.

Von der „Verkleinerungswettlauf“ zum „Zeitbattlefeld“

Die Kernaussage des „Tao (τ)-Gesetzes“ lautet nur eine einfache Satz: Die 'zeitliche (τ) Verkleinerung' soll die 'geometrische Verkleinerung' als neues Leitprinzip für die Entwicklung von Halbleitern und elektronischen Systemen ersetzen.

In der Physik ist τ das Symbol für die Zeitkonstante. In digitalen Schaltungen wird die Signallaufzeit durch die RC-Konstante bestimmt, die das Produkt aus Widerstand R und Kapazität C ist. Mit anderen Worten: Die Geschwindigkeit eines Chips hängt nicht nur davon ab, wie dicht die Transistoren gepackt werden können, sondern auch davon, wie schnell die Signale laufen können.

Ein Vergleich mit der städtischen Verkehrsführung macht das gut verständlich.

Die „geometrische Verkleinerung“ entspricht der ständigen Verengung von Straßen und Gebäuden, um mehr Menschen unterzubringen. Die Straßen werden enger, die Gebäude dichter, und der Grenznutzen nimmt ab.

Die „zeitliche Verkleinerung“ verfolgt einen anderen Ansatz. Die Stadtgröße bleibt gleich, aber das Straßennetz wird neu geplant, Überführungen gebaut, und die umständlichen Hauptwege werden gestreckt, damit die Autos schneller fahren können. Die Transportmenge pro Zeiteinheit kann auf diese Weise ebenfalls stark erhöht werden.

Im Wesentlichen erweitert das „Tao-Gesetz“ den Leistungswettlauf von der Dichtedimension „wie viel“ zur Zeitdimension „wie schnell“. Wenn die räumliche Expansion an ihre Grenzen stößt, sucht Huawei die Antwort in der Zeit.

Der praktische Ansatz ist eine Technologie namens „Logic Folding“ (Logische Faltung).

Beim traditionellen Chipdesign gibt es eine tief verwurzelte Gewohnheit: Die metallischen Verbindungen zwischen logischen Einheiten werden immer noch fast in einer zweidimensionalen Ebene geführt. Selbst wenn die Transistoren selbst schon dreidimensional sind, müssen die Leitungen immer noch in der Ebene herumschlaufen.

Wenn ein wichtiger Pfad zu weit umläuft, wird die RC-Verzögerung zum Schwachpunkt des gesamten Chips. „Logic Folding“ macht es möglich, die wichtigen logischen Pfade in der Ebene zu „falten“ und durch vertikales Stapeln die Länge der Leitungen stark zu verkürzen.

Ein anschauliches Beispiel: Wenn du in einem einstöckigen Lager Waren holst, musst du mehrere hundert Meter zurücklegen. Wenn das Lager in ein mehrstöckiges Regalsystem umgewandelt wird, reichen es nur ein paar Stockwerke hinauf und hinunter, und die Bewegungsstrecke wird um ein Vielfaches verkürzt.

Logic Folding ist im Wesentlichen eine dreidimensionale Neuordnung der logischen Einheiten innerhalb eines Chips, die die physikalischen Pfade der Signale komprimiert und die RC-Verzögerung drastisch reduziert. He Tingbo erwähnte in ihrer Präsentation besonders, dass der Mobiltelefon-Chip „Kirin 2026“ die erste vollständige Umsetzung dieser Technologie war. Basierend auf dem Designkonzept der „freien Logik“ wurde er von einer einzigen Schicht auf zwei Schichten erweitert. Dies bedeutet, dass Logic Folding aus der Theorie in die Praxis umgesetzt wurde und in ein Mobiltelefon eingebaut werden kann.

Es ist hier wichtig zu klären, dass Logic Folding und die derzeit heiß diskutierte 3D-Packung nicht das Gleiche sind.

Die 3DFabric-Plattform von TSMC, die Lösungen wie SoIC und CoWoS umfasst, löst das Problem der Verbindung zwischen Chips. Sie stapelt Chiplets mit verschiedenen Funktionen wie Rechenchips und HBM-Speicher vertikal übereinander und verkürzt so die Übertragungspfade zwischen den Chips.

Der Abstand zwischen den Verbindungen bei SoIC hat sich von 6 Mikrometern auf 4,5 Mikrometer verringert, und die Signaldichte bei der flächenbündigen Stapelung kann bis zu 14.000 pro Quadratmillimeter erreichen. Dies sind Meisterwerke auf der Ebene der physikalischen Packung.

Aber das Schlachtfeld von Logic Folding liegt nicht auf der Ebene der Packung, sondern auf der Ebene des Designs der internen logischen Architektur eines Chips.

Wenn man sagt, dass die 3D-Packung „fertige Gebäude übereinander stapelt“, dann ist Logic Folding wie „die Umgestaltung des Raumes in einem Gebäude zu einem Doppelstock“. Die erste ist eine physikalische Integration, die zweite eine Design-Neukonstruktion.

Beide sind nicht im Widerspruch zueinander, sondern ergänzen sich. Logic Folding erfordert die Unterstützung von neuen EDA-Werkzeugen, von der dreidimensionalen Darstellung der Standardzellbibliothek bis zur Neukonstruktion der untersten Ebene der Zeitanalyse, um das „Falten“ auf der Design-Ebene zu ermöglichen. Die endgültige physikalische Umsetzung erfordert weiterhin fortschrittliche Packungsfähigkeiten für das Stapeln.

Logic Folding ist die 3D-Umsetzung der „Designwissenschaft“, die 3D-Packung ist die 3D-Umsetzung der „Physik“.

381 Chips und die Effizienz eines 1,4-nm-Prozesses

Die Vitalität eines Gesetzes hängt nicht davon ab, wie schön es auf einer Präsentationsfolie aussieht, sondern davon, ob es der Serienproduktion standhält.

He Tingbo warf in ihrer Präsentation unbemerkt eine Zahl in den Raum: In den letzten sechs Jahren hat Huawei basierend auf dem Tao-Gesetz erfolgreich 381 Chips entworfen und in Serie produziert, die die gesamte Produktpalette von Mobiltelefon-SoCs, AI-Beschleunigern, Basisbändern, Funkmodulen, Stromversorgungsmanagement und Automobilanwendungen abdecken.

381 Chips. Diese Zahl bedeutet, dass das „Tao-Gesetz“ in den sechs Jahren, in denen der Name für die Außenwelt noch völlig unbekannt war, in Huawei als ein geheimes Leitmotiv durch den gesamten Produktentwicklungsprozess von unzähligen Produkten hindurchgeführt wurde.

Dies ist keine akademische Erforschung im Labor, sondern eine praktische Ingenieurarbeit, die nach sechs Jahren, Hunderten von Chip-Produktionsläufen und unzähligen Anstrengungen zur Verbesserung der Ausbeute entstanden ist.

Allein Logic Folding reicht nicht aus, um das τ des gesamten Systems systematisch zu verringern. Huawei hat daher ein ganzes System zur mehrstufigen kooperativen Optimierung aufgebaut und an vier Ebenen gleichzeitig gearbeitet:

Auf der Ebene der Bauelemente beginnt man bei den Atomen.

Die Materialwiderstände und parasitären Kapazitäten von Transistoren und Verbindungen werden optimiert, was die Kontaktwiderstände zwischen Source und Drain, die Kanalbeweglichkeit, die low-K-Dielektrika und die Iteration der Verbindungsmaterialien von Aluminium über Kupfer bis hin zu Kobalt und Ruthenium betrifft. Eine Verbesserung von einem Prozent auf Bauelementebene kann nach der Verstärkung auf Schaltungs-, Chip- und Systemebene zu einem Systemgewinn von mehreren Prozentpunkten führen.

Auf der Ebene der Schaltung ist Logic Folding das Hauptschlachtfeld.

Die physikalischen Beschränkungen der traditionellen ebenen Anordnung werden überwunden, die Länge der Leitungen wichtiger Pfade wird verkürzt, die Widerstands-Kapazitäts-Belastung der Signalübertragung wird verringert, und die Transistordichte und die Schaltungsleistung werden direkt erhöht. Dies ist der Motor des gesamten Systems.

Auf der Ebene des Chips gibt es eine ganzheitliche Zusammenarbeit zwischen Software, Architektur und Chip.

Basierend auf der tatsächlichen Arbeitslast wird eine feingranulare Steuerung des Befehlsflusses und Datenflusses vorgenommen, um die Parallelität auf Systemebene zu erhöhen und die Zeit zur Fertigstellung von End-to-End-Aufgaben zu verkürzen. Diese Ebene ist besonders bemerkenswert: Sie zeigt, dass das Tao-Gesetz nicht nur eine brute Kraftarbeit ist, die die Leistung durch Hardware „auspressen“ will, sondern ein systematisches Projekt, das Software und Hardware integriert.

Auf der Ebene des Systems hat Huawei ein neues Rechenverbindungs-Protokoll namens „Lingqu-Bus“ definiert, um eine einheitliche Speicheradressierung und die ursprünglichen Speichersemantik im Bereich übergeordneter Knoten zu realisieren und die Kommunikationsverzögerung zwischen mehreren Chips auf ein Minimum zu reduzieren. Von den Atomen bis zur Schaltung, vom Chip bis zum System dient jede Ebene dem Ziel, das τ zu verringern.

Dann kommt eine noch verlockendere Zahl: Huawei schätzt, dass bis 2031 die Transistordichte von High-End-Chips basierend auf dem Tao-Gesetz das Niveau eines 1,4-nm-Prozesses erreichen wird.

Die vier Wörter „gleiches Niveau“ lohnen sich, sich mehrmals anzusehen.

Es bedeutet, dass unter der Realität, dass die physikalischen Prozessnodes möglicherweise noch eingeschränkt sind, durch die Methode der „zeitlichen Verkleinerung“ eine „äquivalente Annäherung“ an die neuesten Prozesstechnologien in Bezug auf die effektive Leistung und Dichte erreicht werden kann.

Dies ist eigentlich die Antwort auf eine Frage, der die chinesische Halbleiterbranche nicht ausweichen kann: Wenn man keinen Zugang zu der nächsten Generation von Lithografieanlagen hat und die Verkleinerung der physikalischen Merkmalsgrößen blockiert ist, kann man trotzdem Chips herstellen, die der neuesten Prozesstechnologie äquivalent sind?

Die Antwort, die Huawei jetzt gibt, lautet: Ja. Der Weg hat sich geändert.

Epilog

Betrachtet man das Tao-Gesetz im globalen Halbleiter-Spielbrett von 2026, wird das Dreipol-System sofort deutlich.

Intel hat sich für die „Bauelementinnovation“ entschieden.

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