Transistoren von 0,7-nm-Chips

Der komplementäre Feldeffekttransistor (CFET: COMPLEMENTARY FET) - Bauelementearchitektur hat das Potenzial, die Gate-all-around (GAA) - Nanoblechtransistoren in der Logiktechnologie-Roadmap zu ersetzen. In CFET-Bauelementen werden n-Typ- und p-Typ-MOS-Transistoren übereinander gestapelt, wodurch erstmals die Beschränkung des n-p-Abstands in der Standardzellenhöhe beseitigt wird. Daher kann die CFET-Bauelementearchitektur, wenn sie mit fortschrittlichen Transistoranschluss- und Stromversorgungstechnologien kombiniert wird, die Größe der logischen Standardzellen erheblich verkleinern.

Unter allen möglichen Integrationsprozessen gilt der monolithische CFET (mCFET: monolithic CFET) als am wenigsten störanfällig. Er ermöglicht es, CFETs am schnellsten in Bauelemente mit industrierelevanten Abmessungen zu integrieren. Durch die monolithische Integration kann die vertikale Bauelementestruktur mit gemeinsamen oberen und unteren Gates in einer Reihe von Verarbeitungsschritten strukturiert und bearbeitet werden.

Die vertikalen Stapelungsschichten bringen einige Herausforderungen mit sich, die spezielle CFET-Module erfordern, um die vertikale Isolation der kritischen Teile des Stapelquerschnitts zu gewährleisten. Beispielsweise kann das Middle Dielectric Isolation (MDI) - Modul die Isolation zwischen oberem und unterem Gate bereitstellen. Dies ermöglicht es, unterschiedliche Schwellenspannungen für die oberen und unteren Bauelemente einzustellen.

In den letzten Jahren wurden bemerkenswerte Fortschritte bei der Demonstration der Schlüsselbausteine für den 300-mm-mCFET-Integrationsprozess erzielt. Auf der VLSI-Konferenz 2024 berichteten Forscher von imec über ein mCFET-Bauelement mit einem MDI-Modul, das mit der inneren Abstandsschicht kompatibel ist - die innere Abstandsschicht ist eine für Nanobleche spezifische Struktur, die das Gate von der Source/Drain (S/D) - Region trennt. Auf der IEDM 2024 demonstrierten die Forscher von imec experimentell ein funktionierendes mCFET, dessen Rückseite direkt mit der Source/Drain (S/D) - Region des unteren pMOS-Bauelements in Kontakt steht.

imec plant, die mCFET-Bauelementearchitektur im A7-Knoten (0,7 nm) der Logiktechnologie-Roadmap einzuführen, wobei der mCFET die äußere Wand-Forksheet-Struktur ersetzen wird (Abbildung 1). Letztere soll die auf Nanoblechen basierende Logik-Roadmap bis zum A10-Knoten erweitern, in der Hoffnung, dass der mCFET bis dahin in Massenproduktion gehen kann.

Die Skalierbarkeit des mCFET auf weitere Knoten - ein branchenweites Anliegen

Auf Schaltungsebene hat imec vorgeschlagen, dass die Double-Row-CFET-Architektur die beste Möglichkeit zur Integration des mCFET in die A7-Standardzellen ist. Die Double-Row-CFET-Standardzelle besteht aus zwei übereinander gestapelten Bauelementreihen, die eine gemeinsame vertikale Signaldurchkontaktierung in der Mitte haben und an den Zellgrenzen eine "VSS"-Leistungswand aufweisen. Auf der IEDM 2024 zeigte imec in einer Design-Technology Co-Optimization (DTCO) - Studie, wie diese Double-Row-CFET-Architektur auf dem A7-Technologieknoten das optimale Gleichgewicht zwischen Herstellbarkeit und Flächenausnutzung erzielen kann (Abbildung 2).

Die Branche zögert jedoch bisher, zu neuen Bauelementearchitekturen überzugehen, da dies enorme Investitionen in Werkzeuge und zusätzliche Risiken mit sich bringt. Für einen erfolgreichen Übergang ist es von entscheidender Bedeutung, dass die neue Architektur über verschiedene Knoten hinweg einsetzbar ist.

Deshalb setzen die Forscher von imec ihre DTCO-Studien fort, um die Skalierbarkeit der Double-Row-mCFETs auf nachfolgende Technologieknoten zu untersuchen.

Um die Leistung - Fläche - Energie (PPA) - Kennzahlen auf Schaltungsebene zu bewerten, haben die Forscher den Betrieb eines 15-stufigen Ringoszillators (RO), der 15 auf mCFETs basierende Inverter enthält, simuliert. Der RO wurde mit immer kleiner werdenden Standardzellenlayouts realisiert, die den Spezifikationen der A7-, A5- und A3-Knoten entsprechen.

Um die Skalierbarkeit zu gewährleisten, muss die Leistung des RO auf jedem Knoten bei einem begrenzten Leistungsdichtebudget aufrechterhalten werden. Ein Schlüsselkennwert für die Leistungsbewertung ist die Frequenz des RO, die als Verhältnis von effektivem Antriebsstrom zu effektiver Kapazität ausgedrückt wird.

Schlüsselmaßnahmen zur Leistungssteigerung

Mit der Verkleinerung der Standardzellengröße verringert sich auch die Dicke der einzelnen CFET-Kanäle, was den effektiven Antriebsstrom verringert und die parasitäre Kapazität erhöht. Daher sind Maßnahmen zur Leistungssteigerung erforderlich, um diese Parameter auszugleichen und die Leistung auf verschiedenen Knoten konstant zu halten, während die Zunahme der Leistungsdichte begrenzt wird. Die M0-Stromschienen können zusätzliche Vorteile bieten.

Die Skalierung auf den A5-Knoten erfordert die Einführung der äußeren Wand-Forksheet-Bauelementearchitektur (Abbildung 3).

Bisher wurde die Forksheet-Struktur als Erweiterung von Nanoblechbauelementen angesehen, doch ihre Struktur ist vollständig kompatibel mit der CFET-Design. Die Designmethode der äußeren Wand der Forksheet-Struktur ist interessant, da sie die Kanalspannung erhöht und somit den Antriebsstrom der CFET-Bauelemente verbessert. Die gemeinsamen n-n- oder p-p-Wände der Forksheet-Struktur ermöglichen eine geringere Gate-Erweiterung und verringern somit die parasitäre Gate-Kapazität. Die Verwendung von Ω-förmigen Gates kann zusätzliche Vorteile bieten, da sie den Kanal effektiver umschließen können.

Für den A3-Knoten ist neben der äußeren Wand-Forksheet-Struktur mit Ω-förmigen Gates und den M0-Stromschienen (Abbildung 4) ein zusätzlicher Leistungsverbesserer erforderlich. Durch die Einführung von gemischten Kanalorientierungen kann der effektive Antriebsstrom weiter erhöht werden. Die Anpassung der Kanalorientierung beeinflusst die Beweglichkeit der Ladungsträger, und die optimalen Orientierungen für n-Typ- und p-Typ-Bauelemente sind unterschiedlich. Es ist zu beachten, dass die optimale Wahl auch davon abhängt, ob (und wie stark) die Spannung in den Kanälen eingeführt wird. Das imec-Team hat verschiedene Kanalorientierungen bewertet und festgestellt, dass die optimale Kombination den Antriebsstrom um bis zu 20 % erhöhen kann. Die daraus resultierende Zunahme der Leistungsdichte kann durch die Balance der Kanalbreite kompensiert werden.

Das eingebettete MDI-Modul

Auf der IEDM 2025 demonstrierten die Forscher von imec experimentell das Schlüsselmodul: das eingebettete MDI-Modul, das die Integration von Kanälen von oberen nMOS-Bauelementen und unteren pMOS-Bauelementen in verschiedenen Orientierungen in den mCFET-Prozess ermöglicht.

Der Herstellungsprozess des eMDI beginnt mit Träger- und Donorwafern, auf denen die für CFETs spezifischen Si- und Opfer-SiGe-Schichtenstapel epitaktisch aufgewachsen werden, um die unteren und oberen Kanäle zu bilden. Anschließend werden diese epitaktischen Stapelstrukturen mittels Wafer-Fusionsbonding neu kombiniert. Die SiCN-Bonding-Dielektrikumsschicht wird zur eingebetteten MDI-Einzelschicht im mCFET-Bauelement, die die untere und obere Hälfte trennt. Nach Abschluss dieser Schritte wird der mCFET-Prozess mit herkömmlichen mCFET-Verfahren abgeschlossen, einschließlich Nanoblechstrukturierung, Freilegung der Si-Fins, Gate- und innerer Abstandsschichtbildung, epitaktischem Wachstum der unteren und oberen Source/Drain-Regionen und Metallgateersetzung (Abbildung 5).

Imec hat das eMDI-Modul erfolgreich in den vollständigen mCFET-Prozess integriert und funktionierende obere Bauelemente mit unterschiedlichen Kanalorientierungen gezeigt: (100) - Silizium-Oberflächen-nFETs, (100) - und (110) - Silizium-Oberflächen-pFETs. Diese oberen Bauelemente wurden mit Frontkontakten hergestellt (Abbildung 6).

Anschließend wurde der Integrationsprozess erweitert, um direkte Rückseitenkontakte mit den unteren mCFET-Bauelementen zu ermöglichen. Das imec-CFET-Team zeigte ein funktionierendes mCFET-Bauelement mit integriertem eMDI-Modul, Frontkontakten für den (100) - Si-Oberflächen-nFET und direktem Rückseitenkontakt für den (110) - Si-pFET (Abbildung 7).

Vorteile des eMDI

Im Vergleich zu früheren Versionen des MDI-Moduls (die imec als alternatives MDI oder rMDI bezeichnet) bietet das eMDI-Modul mehrere Vorteile. Beim rMDI wird der aktive Si/SiGe-Epitaxiestapel in einen hochschichtigen Si/SiGe1/SiGe2-Stapel umgewandelt. In den nachfolgenden Verarbeitungsschritten wird die Opfer-SiGe1-Schicht durch eine Gate-Arbeitsfunktionsmetallschicht ersetzt, während die germaniumreiche SiGe2-Schicht in die MDI-Dielektrikumsschicht umgewandelt wird.

Der Hauptunterschied zwischen den beiden Methoden liegt in der anfänglichen Substrattechnik (Abbildung 8). Beim eMDI-Ansatz beginnt der mCFET-Prozess mit einem fortschrittlichen Bondsubstrat, in das das MDI-Modul bereits eingebettet ist. Vor dem ersten Bondvorgang werden die aktiven Epitaxieschichten für n- und pMOS auf separaten Wafern gewachsen, was die Integration von heterogenen Kanälen ermöglicht und somit die Leistung von n- und pMOS-Bauelementen optimiert. Diese Kanäle können unterschiedliche Orientierungen haben (wie in dieser Studie gezeigt), unterschiedliche Spannungen aufweisen oder sogar aus verschiedenen Materialien für n- und p-Kanäle bestehen.

Weitere Vorteile sind die Verringerung der Prozesskomplexität und die Vereinfachung der Epitaxie-Schritte: Das eMDI vermeidet die Abscheidung eines komplexen Si/SiGe1/SiGe2-Mehrschichtstapels und die Ersetzung der virtuellen SiGe2-Schicht durch eine Dielektrikumsschicht. Darüber hinaus kann durch das Wachstum der Epitaxiestapel auf zwei separaten Wafern vor der Schichtrelaxation während des Epitaxieprozesses mehr Si in die Kanäle eingebracht werden, was die Gestaltungsflexibilität erhöht. Dieses neue MDI-Modul kann mit nur geringen Modifikationen in jeden mCFET-Basislauf integriert werden.

Verschiedene Kanalmaterialien, eingebettetes unteres Dielektrikum-Isolationsmodul

Imec optimiert derzeit die Schlüsselmodule für verschiedene Kanalorientierungen in einem eMDI-basierten mCFET-Prozess. Zukünftige Arbeiten werden dieses Konzept erweitern, um verschiedene Kanalmaterialien zu integrieren, wie z. B. Ge für pMOS und Si für nMOS.

Darüber hinaus plant das imec-CFET-Team, ein ähnliches "eingebettetes" Verfahren zur Integration der unteren Dielektrikum-Isolationsschicht (BDI) einzusetzen, die dazu dient, die Source/Drain-Epitaxieschichten vom Substrat zu isolieren. Im Vergleich zum derzeit verwendeten alternativen BDI (rBDI) (Abbildung 9) ist das eBDI-Verfahren auf Basis von Wafer-Bonding und Schichtübertragung möglicherweise einfacher für die Integration von Rückseitenkontakten. Darüber hinaus bietet das eBDI-Verfahren mehr Freiheit bei der Auswahl des BDI-Materials. Eine Möglichkeit ist die Verwendung von Materialien mit hoher Wärmeleitfähigkeit, was die Bedenken hinsichtlich der thermischen Zuverlässigkeit von mCFETs lindern könnte.