Halbleiterausrüstung, der stärkste Trend im Jahr 2026

Der rasante Aufschwung der KI-Rechenleistung formt die Nachfragelogik der gesamten Halbleiterindustrie neu. Auf dieser Branchenkette gibt es einen Sektor, der wie ein "Schaufelverkäufer" einen sicheren Ausbruch erlebt - die Halbleiterausrüstung.

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Halbleiterausrüstung fährt auf "Schnellbahn" 

Im Jahr 2025 dauerte die Preiserhöhungswelle auf dem Speichermarkt das ganze Jahr über an. Zusammen mit dem konzentrierten Ausbruch der Nachfrage nach HBM (High-Bandwidth Memory) und DDR5 sowie der Kapazitätserweiterung von globalen Branchenriesen hat der Markt für Halbleiterausrüstung direkt die "Schnellbahn" des Nachfrageanstiegs besteigen können und ist zu einem der größten Gewinnsektoren geworden.

Der Bericht "Jahresende-Prognose für Halbleiterausrüstung - OEM-Perspektive", der kürzlich von der Internationalen Halbleiterindustrievereinigung (SEMI) veröffentlicht wurde, gibt ein klares Signal: Es wird geschätzt, dass die Gesamtumsätze der globalen Originalausrüstungshersteller (OEM) von Halbleiterfertigungsausrüstung im Jahr 2025 einen Rekordwert von 133 Milliarden US-Dollar erreichen werden, was einem Jahreszuwachs von 13,7 % entspricht. Es wird erwartet, dass die Umsätze der Halbleiterfertigungsausrüstung in den nächsten zwei Jahren weiter steigen werden und im Jahr 2026 und 2027 jeweils 145 Milliarden US-Dollar und 156 Milliarden US-Dollar betragen werden. Dieser Anstieg wird hauptsächlich durch die KI-bezogenen Investitionen vorangetrieben, insbesondere bei der Anwendung von Spitzenlogikschaltungen, Speichern und fortschrittlichen Verkapselungstechnologien.

Betrachtet man die Segmentfelder, ist das Wachstum ebenfalls deutlich erkennbar. SEMI weist darauf hin, dass der Umsatz im Bereich der Waferfertigungsausrüstung (WFE) nach einem Rekordwert von 104 Milliarden US-Dollar im Jahr 2024 im Jahr 2025 um 11,0 % auf 115,7 Milliarden US-Dollar steigen wird. Dieser Prognosewert ist höher als die 110,8 Milliarden US-Dollar in der Mitte des Jahres 2025 von SEMI, was darauf hinweist, dass die Investitionen in den Bereichen DRAM und High-Bandwidth Memory (HBM) zur Unterstützung der KI-Berechnung höher als erwartet sind.

Die Kapazitätserweiterung und Technologieupgrades der globalen Speicherhersteller werden zur Kernmotoren für die Nachfrage nach Halbleiterausrüstung.

Inland wird laut dem Börsengangsprospekt von Changxin das gesammelte Kapital hauptsächlich in drei Richtungen investiert: "Technologieupgrade und Modernisierungsprojekt der Massenproduktionslinie für Speicherwaferfertigung" (geplante Investition von 7,5 Milliarden Yuan), "Technologieupgrade-Projekt für DRAM-Speicher" (geplante Investition von 13 Milliarden Yuan) und Vorausschauende Forschungs- und Entwicklungsprojekte. Die Umsetzung dieser Projekte wird wahrscheinlich die Nachfrage auf dem Markt für Halbleiterausrüstung direkt ankurbeln.

Auch die internationalen Speicherriesen handeln aktiv. Zwei südkoreanische Speicherchipunternehmen, Samsung und SK Hynix, beschleunigen die Kapazitätserweiterung von Speichern. Samsung Electronics hat kürzlich nicht nur die Betriebseffizienz seiner DRAM- und NAND-Flash-Produktionslinien in Südkorea verbessert, sondern auch die Ressourcen auf die Herstellung von High-End-Produkten wie HBM konzentriert. Darüber hinaus hat das Unternehmen im November den Bau der fünften Fabrik in Pyeongtaek wieder aufgenommen und plant, die Massenproduktion im Jahr 2028 zu starten, um seine Lieferfähigkeit im Bereich der fortschrittlichen Speichertechnologie zu stärken.

Zur gleichen Zeit hat die neue Fabrik M15X von SK Hynix in Cheongju den kritischen Vorbereitungsphase vor der Inbetriebnahme erreicht. Diese Fabrik wird sich auf DRAM und Speicherlösungen für KI-Anwendungen konzentrieren. Laut Insiderinformationen strebt SK Hynix an, die erste Waferfabrik im Semiconductor Park in Yongin bis 2027 fertigzustellen. Das Projekt hat insgesamt die Größe von sechs Fabriken der Klasse M15X, was auf eine positive Planung für die zukünftige Marktbedürfnisse hinweist. Es ist erwähnenswert, dass die monatliche DRAM-Kapazität von SK Hynix 500.000 Wafer beträgt. Selbst wenn man die M15X-Chips hinzufügt, kann es nur auf 550.000 Wafer steigen. Im Vergleich dazu hat Samsung Electronics eine monatliche Kapazität von 650.000 Wafern.

Die Daten von SEMI zeigen, dass es voraussichtlich bis 2026 ist, dass Südkorea wieder auf den zweiten Platz der globalen Ausgaben für Chipausrüstung zurückkehren wird, was etwa 29,66 Milliarden US-Dollar beträgt, was einem Anstieg von 27,2 % gegenüber den geschätzten 23,32 Milliarden US-Dollar im Jahr 2025 entspricht. Dieser deutliche Anstieg spiegelt direkt die starke Rückkehr der Kapitalausgaben im südkoreanischen Halbleiterbereich, die durch die globale Nachfrage nach Speichern angetrieben wird.

Betrachtet man die vorübergehenden Veränderungen der globalen Investitionskonstellation in Halbleiterausrüstung, wird Taiwan (China) im Jahr 2025 immer noch mit einer Investition von etwa 26,16 Milliarden US-Dollar auf dem zweiten Platz weltweit bleiben und Südkorea leicht übertreffen. Aber bis 2026 wird sich diese Rangfolge umkehren - Südkorea wird wieder auf den zweiten Platz zurückkehren, während das chinesische Festland weiterhin auf dem ersten Platz bleiben wird. Es wird geschätzt, dass die Investitionen in den Bereich der Halbleiterausrüstung im Jahr 2026 etwa 39,25 Milliarden US-Dollar betragen werden.

Also, welche Arten von Halbleiterausrüstung werden mit der zunehmenden Hitze des Speichermarktes hauptsächlich angetrieben?

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Diese Halbleiterausrüstungen erleben einen Hitzeanstieg 

Die Evolutionsgeschichte von Speicherchips ist im Wesentlichen eine "Raumkonkurrenz". Vom 2D-Ebenen- zum 3D-Stacking-Design hat die Anzahl der Schichten von NAND-Flash die Marke von 400 Schichten überschritten und wird in Zukunft auf 1.000 Schichten zielen. DRAM entwickelt sich hin zu vertikalen Kanaltransistoren (VCT), und HBM realisiert die vertikale Interkonnektivität von Chips durch die TSV-Technologie (Through-Silicon Via). Diese technologischen Sprünge stellen subversive Anforderungen an die Halbleiterausrüstung.

Insbesondere die Kapazitätserweiterung von 3D NAND und die Technologieentwicklung von DRAM treiben die Nachfrage nach Ätz- und Abscheideausrüstung am stärksten an. Die Kapazitätserweiterung von HBM erhöht zusätzlich die Nachfrage nach Lithografie-, ALD- und Hybridbonding-Ausrüstung.

3D NAND/DRAM: Sprunghafter Anstieg der Nachfrage nach Ätz- und Abscheideausrüstung

Ätzausrüstung ist wie ein "präzises Gravierwerkzeug" in der Halbleiterfertigung. Ihre Kernfunktion besteht darin, nach einem vordefinierten Muster unnötige Materialien von der Waferoberfläche selektiv zu entfernen.

Im Gegensatz zur Ätzung als Begleitprozess der Lithografie in der 2D-NAND-Ära ist in der 3D-NAND-Herstellungstechnologie die Hauptmethode zur Erhöhung der Integrationsdichte nicht mehr die Verringerung der Linienbreite in einer einzelnen Schicht, sondern die Erhöhung der Anzahl der gestapelten Schichten. Die Ätzung muss in einer Schichtstruktur aus Siliziumoxid und Siliziumnitrid extrem tiefe Löcher oder Gräben mit einem Aspektverhältnis von 40:1 bis 60:1 bearbeiten. Die Zunahme der Anzahl der 3D-NAND-Schichten erfordert von der Ätztechnologie ein höheres Aspektverhältnis.

Nehmen wir eine bestimmte 3D-NAND-Technologie als Beispiel. Bei einer angenommenen Kapazität von 150.000 Wafern pro Monat steigt der Anteil der eingesetzten Ätzausrüstung mit zunehmender Anzahl der gestapelten Schichten stetig. Wenn die Anzahl der 3D-NAND-Schichten von 32 auf 128 Schichten erhöht wird, steigt der Anteil der eingesetzten Ätzausrüstung von 34,9 % auf 48,4 %. Betrachtet man die Anzahl der eingesetzten Ätzausrüstungen für verschiedene Ätzprozesse bei verschiedenen Technologienodes, bleibt die Nachfrage nach Ätzausrüstung für den CMOS-Treiberteil bei 3D-NAND mit unterschiedlicher Anzahl von Schichten konstant. Die Anzahl der Ätzausrüstungen für die Array-Speicherstruktur ändert sich jedoch deutlich. Die beteiligten Ätzprozesse sind Kanalbohrungen (Channel Hole), Stufen (Stair Step), Schlitze (Slit), Kontaktlöcher (Contact Via) und Reinigung (Clear Out). Da die Anzahl der pro Ätzschritt gebildeten Stufen festgelegt ist, ist die Anzahl der benötigten Ausrüstungen fast direkt proportional zur Anzahl der gestapelten Schichten. Andererseits nimmt mit zunehmender Anzahl der gestapelten Schichten die Dicke der zu ätzenden Schicht zu, was dazu führt, dass die Bearbeitungszeit für die Ätzung von Kanalbohrungen, Schlitzen und Kontaktlöchern verlängert oder sogar verdoppelt wird. Die Abnahme der WPH (Wafer per Hour) pro Ausrüstung führt zu einem Anstieg der Anzahl der benötigten Prozessausrüstungen.

SEMI prognostiziert, dass die Ausgaben für Ausrüstung im globalen Speicherbereich zwischen 2026 und 2028 136 Milliarden US-Dollar betragen werden, wobei die Investitionen in 3D-NAND über 40 % der Gesamtinvestitionen ausmachen werden. Als Kernkomponente wird die Ätzausrüstung weiterhin von dieser Welle der Kapazitätserweiterung profitieren.

DRAM hat ebenfalls eine ähnliche technologische Roadmap für die Anzahl der 3D-Stacking-Schichten. Dies führt zu einem exponentiellen Anstieg der Nachfrage nach Ätzausrüstung und höheren Anforderungen an deren Leistung.

Wenn die Ätzung als "Subtraktion" betrachtet wird, ist die Dünnschichtabscheidung die "Addition" - indem leitende und isolierende Schichten abwechselnd auf der Waferoberfläche abgeschieden werden, wird die Grundstruktur für Halbleiterbauelemente aufgebaut. Je mehr Schichten 3D NAND hat, desto mehr Abscheideschritte sind erforderlich, und die Nachfrage nach Abscheideausrüstung steigt natürlich ebenfalls sprunghaft. Beispielsweise erfordert jeder Schritt der Dünnschichtabscheidung von 24-Schicht- bis 232-Schicht-3D-NAND zusätzliche Dünnschichtabscheideausrüstung.

Dünnschichtabscheidungstechnologien können in chemische Gasphasenabscheidung (CVD) und physikalische Gasphasenabscheidung (PVD) unterteilt werden. Darüber hinaus werden in geringem Umfang andere Prozesse wie Galvanisierung und Verdampfung eingesetzt. In den letzten Jahren ist auch die fortschrittliche Atomlagenabscheidung (ALD) für Abscheidungen mit höherer Präzision aufgetaucht.

Im Vergleich zu CVD- und PVD-Ausrüstung kann ALD-Ausrüstung eine hervorragende Stufenbedeckung und eine genaue Kontrolle der Dünnschichtdicke für Strukturen mit hohem Aspektverhältnis und sehr schmalen Grabenöffnungen erreichen. Daher wird der Anteil der Nachfrage nach ALD-Ausrüstung in der 3D-Stacking-Struktur von NAND Flash im Vergleich zur 2D-Ära steigen. Laut Angaben von Tokyo Electron betrug der Anteil der Dünnschichtabscheideausrüstung an den Kapitalkosten der Flash-Chip-Produktionslinie in der 2D-Ära 18 % und steigt in der 3D-Ära auf 26 %. Mit zunehmender Anzahl der Schichten und einem höheren Aspektverhältnis wird die Nachfrage nach ALD-Ausrüstung weiter steigen. HBM: Sprunghafter Anstieg der Nachfrage nach Lithografie-, ALD- und Bonding-Ausrüstung

HBM wird durch das vertikale Stapeln von mehreren DRAM-Chips (üblicherweise 4 - 16 Schichten) hergestellt, wobei jede Schicht eine Kapazität von 2 - 24 GB haben kann. Durch die TSV-Technologie werden hochdichte Speichereinheiten gebildet.

Außer Ätz- und Dünnschichtabscheideausrüstung stellen HBM auch höhere Anforderungen an Lithografie- und Hybridbonding-Ausrüstung.

Der Anstieg der Nachfrage nach Lithografieausrüstung resultiert hauptsächlich aus der Notwendigkeit, die Präzision der Musterung bei der Mikroverkürzung des DRAM-Prozesses und der hohen Dichte-Interkonnektivität von HBM zu verbessern. Die sechste Generation des DRAM-Prozesses (D1c) nutzt bereits die EUV-Lithografie in der Massenproduktion. Obwohl Samsung, Micron und SK Hynix unterschiedliche Technologiestrategien verfolgen, sind alle auf die EUV-Lithografie angewiesen, um die Präzisionsgrenze zu überschreiten. Im Vergleich zur ArFi-Lithografie kann die EUV-Lithografie mit einer Wellenlänge von 13,5 nm die Abhängigkeit von Multi-Patterning verringern und die Bildung von VCT-Strukturen unterstützen. Im Bereich von HBM erhöht die Verdopplung der TSV-Schnittstellen (2048 Schnittstellen bei HBM4) und der Mikrometer-Abstand zwischen den Leitungen die Priorität der EUV-Lithografie.

Hybridbonding-Ausrüstung ist eine der Schlüsselausrüstungen in der HBM-Herstellung. Derzeit basiert die Herstellung von HBM3/3E (8 - 12 Schichten) hauptsächlich auf der traditionellen Micro-Bump-Technologie. Die thermische Druckbonding-Ausrüstung (TCB) wird in zwei parallelen Technologierouten entwickelt: TC-NCF (Thermal Compression Bonding mit nicht leitender Folie) und TC-MUF (Thermal Compression Bonding mit Molded Underfill). Mit zunehmender Anzahl der gestapelten Schichten wird das Wärmeabfuhrproblem der traditionellen TC-NCF-Technologie immer deutlicher. Daher wird die TC-MUF-Technologie zur Haupttechnologie für die Massenproduktion der nächsten HBM-Generation. In Zukunft wird Hybridbonding als der Schlüssel für die weitere Entwicklung von HBM angesehen, insbesondere wenn die Anzahl der Schichten weiter zunimmt und die Gesamtbauhöhe begrenzt ist.

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Der Weg zur Lokalproduktion von Ausrüstung: Aufstieg 

Mit der schnellen Iteration der Speicherchiptechnologien wie 3D NAND, DRAM und HBM wird die Nachfrage nach drei Kernausrüstungen - Ätz-, Dünnschichtabscheidungs- und Hybridbonding-Ausrüstung - weiter