Die eigentlichen Engpässe von TSMC

Ende 2025 hat TSMC gerade die Architekturrevolution der 2-Nanometer-Gate-all-around (GAA)-Transistoren abgeschlossen – dies ist die bedeutendste Veränderung der Transistorstruktur seit der Einführung der FinFET-Technologie im Jahr 2011. Wir haben über dieses Meilensteinereignis umfassend berichtet, und es hat sich durchaus bewährt. Die Produktionsgerätedichte pro Wafer wird um 30 bis 50 Prozent steigen, was einen über mehrere Jahre andauernden Kapitalausgabenzyklus antreiben wird. Die SEMI prognostiziert, dass dieser Zyklus bis 2027 auf 156 Milliarden US-Dollar ansteigen wird.

Entsprechende Berichte zeigen, dass TSMC angekündigt hat, dass die Massenproduktion der 2-Nanometer-Technologie wie geplant im vierten Quartal 2025 begonnen hat. Die N2-Technologie nutzt die erste Generation der Nanosheet-Transistortechnologie, die Verbesserungen in Leistung und Stromverbrauch über alle Prozessknoten hinweg bietet. Darüber hinaus werden niederohmige Reset-Leitungen und ultrahochleistungsfähige Metallzwischenschichtkapazitäten entwickelt, um die Leistung der 2-Nanometer-Prozessstechnologie kontinuierlich zu verbessern.

TSMC hat angegeben, dass die N2-Technologie die fortschrittlichste Halbleitertechnologie in Bezug auf Dichte und Energieeffizienz in der Branche werden wird. Die N2-Technologie nutzt die führende Nanosheet-Transistorstruktur und wird Verbesserungen in Leistung und Stromverbrauch über alle Prozessknoten hinweg bieten, um den zunehmenden Bedarf an energieeffizienter Rechnenleistung zu befriedigen. Die N2-Technologie und ihre abgeleiteten Technologien werden durch unsere kontinuierlich gestärkte Strategie den technologischen Vorsprung von TSMC weiter ausbauen.

Im Vergleich zum 3-Nanometer-N3E-Prozess steigt die Geschwindigkeit der TSMC-2-Nanometer-Chips bei gleicher Leistung um 10 bis 15 Prozent. Bei gleicher Geschwindigkeit sinkt der Stromverbrauch um 25 bis 30 Prozent, und gleichzeitig erhöht sich die Chipdichte um mehr als 15 Prozent. TSMC wird auch die N2P-Prozessstechnologie als Erweiterung der 2-Nanometer-Familie einführen und plant die Massenproduktion im zweiten Halbjahr 2026, um Anwendungen in Smartphones und Hochleistungsrechnern zu unterstützen.

Die Produktion der 2-Nanometer-Chips bei TSMC hat in den Fabriken in Kaohsiung und Hsinchu gleichzeitig begonnen, wobei die Fabrik in Kaohsiung für die 2-Nanometer-Produktion von größter Bedeutung ist. TSMC plant, fünf 2-Nanometer-Waferfabriken in Kaohsiung aufzubauen, mit einer Gesamtinvestition von über 1,5 Billionen Neuen Taiwan-Dollar. Die Fabrik P1 hat Ende 2025 mit der Massenproduktion begonnen, und die Fabrik P2 soll im zweiten Quartal 2026 in Betrieb gehen, was 7.000 Hochtechnik-Jobs schaffen und die industrielle Transformation und Aufwertung von Kaohsiung vorantreiben wird.

Die Berichte zeigen auch, dass aufgrund des starken Anstiegs der Nachfrage nach KI-Technologien die 2-Nanometer-Prozessstechnologie in diesem Jahr stark zulegen wird. Aus der Halbleiterbranche geht hervor, dass die maximale monatliche Produktionskapazität der 2-Nanometer-Prozessstechnologie in diesem Jahr auf 140.000 Wafer steigen wird, mehr als die vom Markt geschätzten 100.000 Wafer. Die Massenproduktion eines neuen Prozesses erreicht bereits nach einem Jahr ein riesiges Volumen und nähert sich der von 3-Nanometer-Prozessstechnologie, die in diesem Jahr auf 160.000 Wafer monatlich ansteigen soll. Dies zeigt die starke Nachfrage. Die Massenproduktion der 3-Nanometer-Prozessstechnologie dauert bereits über drei Jahre, und derzeit besteht ebenfalls ein Mangel an Angebot.

Die meisten Berichte übersehen jedoch einen wichtigen Punkt: Der echte Engpass liegt nicht mehr in der Transistordichte, sondern in der fortschrittlichen Verkapselungstechnologie.

NVIDIA belegt mehr als 70 Prozent der CoWoS-L-Chipkapazität von TSMC. Die Super-Skalen-Datenzentrumriesen von Broadcom – Google, Apple, Meta, Anthropic, OpenAI, ByteDance – konkurrieren um die restliche Kapazität. Selbst wenn man die fortschrittlichsten 2-nm-Rechenchips der Welt hat, sind sie nur teure Lagerbestände, wenn man sie nicht zusammen mit HBM-Speicher auf einem CoWoS-Interposer verkapseln kann.

Der Übergang zur GAA-Technologie und der Wettlauf um die CoWoS-Kapazität sind zwei Seiten einer Medaille. Das Verständnis beider Aspekte ist von entscheidender Bedeutung für die Positionierung in diesem Zyklus.

Lassen Sie uns dies genauer untersuchen.

Der Übergang zur GAA-Technologie ist von entscheidender Bedeutung

Für jeden, der sich mit der Bauelementephysik befasst hat, war das Problem der Größenverkleinerung von FinFET-Transistoren vorhersehbar. Die FinFET-Technologie ermöglicht die Dreifach-Gate-Steuerung – indem das Gate um drei Seiten der vertikalen Silizium-Fins gewickelt wird. Bei den 7-nm- und 5-nm-Prozessen funktioniert dieses Verfahren ausgezeichnet. Wenn die Gatelänge jedoch kleiner als 5 nm wird, treten katastrophale Abweichungen in den Rechenergebnissen auf.

Der Schuldige ist die drain-induzierte Barrierenabsenkung (DIBL: drain-induced barrier lowering). Mit der Verkleinerung der Kanalgröße dringt das elektrische Feld der Drain stärker in den Kanalbereich ein, wodurch die Barriere, die den Stromfluss im „Aus“-Zustand verhindert, abgesenkt wird. Unter 5 nm liegt der DIBL-Wert über 100 mV/V – das bedeutet, dass der Transistor im ausgeschalteten Zustand wie ein Sieb leckt. Die Subschwellenschwingung sinkt auch von dem idealen Wert von 60 mV/Decade auf 70 - 90 mV/Decade.

Ich erinnere mich, dass auch im Bereich der Photonik ähnliche Skalierungsengpässe auftraten – ab einem gewissen Punkt handelte es sich nicht mehr um ein Ingenieursproblem, sondern um ein thermodynamisches Problem. Bei der Deco Lighting haben wir schließlich erkannt, dass das Erreichen der physikalischen Grenzen bedeutet, die Architektur neu zu überdenken, und nicht nur die bestehenden Methoden zu optimieren.

Die GAA-Nanosheets lösen dieses Problem, indem sie das Gate um vier Seiten der horizontal gestapelten Siliziumbänder wickeln. TCAD-Simulationen zeigen, dass der DIBL-Wert im Vergleich zu einem gleichgroßen FinFET-Transistor um 65 - 83 Prozent gesenkt wird. Dies ist keine schrittweise Verbesserung, sondern ein Sprung in der elektrostatischen Steuerung.

Vergleich der Querschnitte von FinFET und GAA-Nanosheet

Das N2-Konzept von TSMC nutzt das Stapeln von 3 - 4 Silizium-Nanosheets, wobei jede Schicht eine Dicke von etwa 5 nm und eine Breite von 10 - 50 nm hat, und der Abstand zwischen den Schichten 7 - 15 nm beträgt. Im Vergleich zur Dreifach-Gate-Struktur wird die „natürliche Länge“ (die die elektrostatische Integrität bestimmt) der GAA-Struktur um etwa 30 Prozent verkürzt, was der Grund dafür ist, dass diese Architektur weiterhin miniaturisiert werden kann.

Was die Gestaltungsflexibilität betrifft, macht mich die „NanoFlex“-Technologie von TSMC am meisten aufgeregt. Die variablen Breiten der Nanosheets auf einem Chip überwinden die Beschränkungen der quantisierten Breiten in der FinFET-Designung. Auf einem Chip können schmale Nanosheets für energiearme Kerne und breite Nanosheets für Hochleistungs-Kerne verwendet werden. Dies ist die echte Architekturfreiheit.

Der Weg nach den Nanosheets ist klar: Die Forksheet-Technologie (voraussichtlich um 2028) führt eine dielektrische Wand zwischen n- und p-Bauelementen ein, um einen kleineren Abstand zu ermöglichen, und dann die CFET-Technologie (voraussichtlich um 2032), die nMOS direkt vertikal über pMOS stapelt.

Der Übergang zur GAA-Technologie führt 4 - 5 neue Prozessmodule ein, was den Herstellungsprozess um etwa 20 Prozent verlängert. Und jeder dieser Schritte erfordert spezielle Geräte.

Epitaxie von Silizium/Silizium-Germanium-Supergittern: Das Aufbauen von alternierenden Schichten aus opferbarem Silizium-Germanium und Siliziumkanalschichten und die Kontrolle auf Nanometer-Ebene der Schichtdicke. Dies ist das Gebiet, in dem Applied Materials mit seiner Centura Prime Epi-Plattform stark ist.

Bildung der inneren Abstandsschicht: Dies ist das komplexeste neue Modul. Zunächst werden durch laterale isotrope Ätzung Vertiefungen in der SiGe-Schicht erzeugt, dann wird eine dielektrische Schicht mittels konformer LPCVD abgeschieden, und schließlich wird durch präzise Rückätzung eine innere Abstandsschicht von 9 - 10 nm erzeugt. Die halbmondförmige Kontur der Abstandsschicht kann zu TDDB-Reliabilitätsausfällen führen.

Freilegungsätzung der Nanosheets: Das selektive Entfernen von SiGe unter Beibehaltung des Siliziumkanals erfordert eine Selektivität von über 100:1. Laut Schätzungen von Branchenanalysten hat Lam etwa 80 Prozent des Marktes für selektive Ätzung unter 5 nm. Ihre Selis- und Prevos-Plattformen sind fast unverzichtbar.

Ersatzmetallgate: Das Abscheiden von Metallen mit hoher Dielektrizitätskonstante und hoher Austrittsarbeit in den Raum zwischen den schwebenden Schichten bringt die Atomlagenabscheidung (ALD)-Technologie an ihre Grenzen. Die IMS-Plattform von Applied Materials hat gegenüber den Produkten der Konkurrenz einen Vorteil von etwa 1,5 Å in der äquivalenten Oxidschichtdicke.

Explosion der Messtechnologie: KLA berichtet, dass im Vergleich zu FinFET die Anzahl der hochwertigen Dünnschichtmessschichten bei GAA um 30 Prozent und die Anzahl der kritischen Detektionsschichten um 50 Prozent steigt.

Applied Materials hat dies direkt quantifiziert: Der Geräteumsatz für 100.000 Wafer pro Monat steigt von etwa 6 Milliarden US-Dollar auf 7 Milliarden US-Dollar, wenn man GAA und Rückseitenversorgung hinzufügt. Dies ist ein struktureller Anstiegsbedarf, der unabhängig von der Produktion ist.

CoWoS ist der echte Engpass

Die meisten Berichte aus der Halbleiterbranche übersehen eine Schlüsselinformation: Die fortschrittliche Verkapselungskapazität (und nicht die Transistordichte) ist der entscheidende Faktor, der die Spitzenposition in der KI-Chipbranche begrenzt.

Man kann die fortschrittlichsten 2-nm-Rechenchips der Welt haben, aber wenn man sie nicht zusammen mit HBM-Speicher auf einem CoWoS-Interposer verkapseln kann, sind sie nur teure Siliziumscheiben im Lager.

Lassen Sie mich erklären, warum die fortschrittliche Verkapselung ein Engpass wird – dies ist der „Grundlagen“-Teil, den die meisten Produkte übersehen.

Problem der Retikelgrößenbegrenzung: Eine einzelne EUV-Lithographiebelichtung kann nur ein Muster auf einer Fläche von etwa 858 Quadratmillimetern erzeugen („Retikelgrößenbegrenzung“). Der NVIDIA GB100-Chip hat bereits eine Fläche von 814 Quadratmillimetern – fast die maximale Größe. Um größere Systeme aufzubauen, müssen mehrere Chips miteinander verbunden werden. Dies ist die Verkapselungstechnologie.

Herausforderungen beim Interposer: CoWoS platziert mehrere Chips auf einem Silizium- oder organischen Interposer, um eine ultrahohe Dichte an Verdrahtungen zwischen den Chips zu ermöglichen. Das ursprüngliche CoWoS-S nutzt einen einstückigen Silizium-Interposer, aber Silizium wird über etwa 3,3-facher Retikelgröße (etwa 2700 Quadratmillimeter) spröde und verformbar. Daher hat TSMC CoWoS-L entwickelt.

Albtraum der ungleichen Wärmeausdehnungskoeffizienten: Verschiedene Materialien haben unterschiedliche Wärmeausdehnungskoeffizienten. Wenn ein GPU-Chip (Silizium), ein LSI-Brückenchip (Silizium), ein organischer Interposer (Polymer) und ein Substrat (Laminat) zusammengefügt werden und das System mit einer Leistung von 1400 W betrieben wird, kann die ungleiche Wärmeausdehnung zu Verbiegungen, Rissen und Verbindungsausfällen führen. Dies ist der Grund, warum die Veröffentlichung des Blackwell-Prozessors bis in das dritte bis vierte Quartal 2024 verschoben wurde.

Komplexität der HBM-Integration: Jeder HBM3e-Stack enthält 8 - 12 DRAM-Chips, die über Tausende von Siliziumdurch