The ultimate technology favored by TSMC

Bei der gerade beendeten IEDM 2025 hat TSMC erstmals den Betrieb eines integrierten Schaltkreises mit der nächsten Generation der Transistortechnologie - dem komplementären Feldeffekttransistor (CFET) - bestätigt.

Nach den früheren Ankündigungen der IEDM hat TSMC auf dieser Konferenz zwei wichtige Meilensteine angekündigt: den ersten voll funktionsfähigen 101-Stufen-3D-Einzelchip-komplementären Feldeffekttransistor (CFET) Ringoszillator (RO) sowie die weltweit kleinste 6T SRAM-Bit-Zelle, die sowohl eine hohe Dichte als auch eine hohe Stromstärke bietet.

Berichtet wurde, dass die Forscher von TSMC auf Basis des früheren nanoschichtbasierten Einzelschicht-CFET-Prozessarchitektur neue Integrationsmerkmale eingeführt haben, um den Gateabstand weiter auf weniger als 48 nm zu verringern. Sie haben die Nanoschicht-Schnitt-Isolation (NCI) -Technik zwischen benachbarten FETs und die Butt Contact (BCT) -Interkonnektionstechnik innerhalb der 6T SRAM-Bit-Zelle zur Kreuzkopplung der Inverter eingesetzt. Die elektrischen Eigenschaften wurden anhand von zwei Ringoszillator-Layouts verglichen, wobei der Schwerpunkt auf der Auswirkung der 6T-Bit-Zelle auf die Leistung und die robusten SRAM-Elementparameter lag.

Diese Fortschritte markieren einen entscheidenden Wandel in der CFET-Entwicklung, von der Optimierung auf Bauebene zur Integration auf Schaltungsebene.

Neue Fortschritte von TSMC

CFET ist eine Technologie, die die Transistordichte durch das vertikale Stapeln von n-Kanal-FETs und p-Kanal-FETs (den Grundkomponenten von CMOS-Bauelementen) erhöht. Theoretisch kann die Transistordichte im Vergleich zur derzeit fortschrittlichsten Transistortechnologie, dem Nanoschicht-FET (NS FET), fast verdoppelt werden.

Allerdings nähert sich die technische Schwierigkeit dem Limit. Zunächst ist die Herstellung von Nanoschicht-Feldeffekttransistoren (FETs) an sich schon sehr schwierig. Bei den kapazitiven Feldeffekttransistoren (CFETs) werden die Nanoschicht-Feldeffekttransistoren monolithisch vertikal gestapelt (z. B. die CFETs von TSMC), was natürlich die Herstellungsschwierigkeit weiter erhöht.

Bis jetzt waren die Forschungsergebnisse zu CFETs auf einzelne Transistoren beschränkt (streng genommen auf eine Struktur, die aus zwei übereinander gestapelten Transistoren besteht). Auf der IEDM-Konferenz im vergangenen Jahr hat TSMC das Prototypen-Design und die Betriebsergebnisse eines CFET-Inverterbauelements (einem Bauelement zur Umkehrung von Logikwerten) vorgestellt.

Dr. Yuh - Jier Mii von TSMC hat in seinem Vortrag auf der IEDM 2024 zunächst die Entwicklung von FinFETs über Nanoschicht-FETs hin zu vertikal gestapelten komplementären oder CFET - Architekturen diskutiert. Er erklärte, dass die Dichte von CFET - Bauelementen im Vergleich zu Nanoschicht-Bauelementen um das 1,5 - bis 2 - fache erhöht ist, was sehr wahrscheinlich die Weiterentwicklung des Moore'schen Gesetzes vorantreiben wird. Er hat auch die Arbeiten von TSMC zur Umsetzung der CFET - Technologie vorgestellt. Damals haben sie auch den damaligen ersten und kleinsten 48 - nm - Abstands - CFET - Inverter der Branche gezeigt.

Yuh - Jier Mii erklärte, dass die Demonstration von TSMC auf der IEDM 2024 einen bedeutenden Meilenstein in der Entwicklung der CFET - Technologie darstellt und die zukünftige Skalierung der Technologie vorantreiben wird. Die neuesten Forschungsergebnisse sind die Fortsetzung dieser Arbeit.

Berichtet wurde, dass TSMC zwei Prototypen von integrierten Schaltkreisen hergestellt hat: einen "Ringoszillator", der die Grundlage für logische Schaltungen ist, und eine "SRAM - Zelle", die die Grundlage für Speicherschaltungen ist. Der Ringoszillator ist besonders groß und enthält 800 bis 1000 Transistoren.

Der Ringoszillator besteht aus einem aktivierenden NAND - Logikelement (Rückkopplungselement des Ringoszillatorausgangs) und 100 Inverterelementen, wodurch ein 101 - Stufen - Ringoszillator entsteht. Der Betriebsspannungsbereich des Ringoszillatorprototyps liegt zwischen 0,5 V und 0,95 V. Mit zunehmender Versorgungsspannung erhöht sich die Oszillationsfrequenz und die Schwankung der Oszillationsfrequenz verringert sich. Die genauen Werte der Oszillationsfrequenz wurden nicht veröffentlicht.

Die SRAM - Zelle verwendet eine Standard - Sechstransistor - Schaltungskonfiguration. Wir haben zwei Typen von SRAM - Zellenprototypen hergestellt: einen HD - Typ (hohe Dichte), der auf die Speicherdichte optimiert ist, und einen HC - Typ (hoher Strom), der auf die Leistung (Antriebsstrom) optimiert ist. Beide Typen wurden als funktionsfähig verifiziert. Die Fläche der HD - Zelle ist um 30 % kleiner als die einer Nanoschicht - FET - Zelle mit fast denselben Entwurfsregeln. Bei Verwendung der CFET - Technologie ist die Fläche der HD - Zelle um 20 % kleiner als die der HC - Zelle. Allerdings ist der Lesestrom der HC - Zelle das 1,7 - fache der HD - Zelle.

Die SRAM - Zellenschaltung hat eine einzigartige Verbindungsmethode namens "Kreuzkopplung", die eine Verbindung (BCT) erfordert, um die oberen und unteren FETs miteinander zu verbinden.

Der Betriebsspannungsbereich des Prototyps der HD - SRAM - Zelle liegt zwischen 0,3 V und 1,0 V. Bei einer Versorgungsspannung von 0,75 V beträgt die Read Static Noise Margin (RSNM) 135 mV, der Lesestrom 17,5 μA und die Write Margin (WM) 265 mV. Die Parameter dieser SRAM - Zelle sind noch nicht optimiert und können noch verbessert werden.

Das Ziel, die CFET - Technologie in der Logik - und Speichertechnik praktisch anzuwenden, liegt in den 2030er Jahren. Die derzeit entwickelten integrierten Schaltkreise befinden sich noch in einem sehr frühen Stadium und es ist noch ein langer Weg bis zur praktischen Anwendung. Man kann sagen, dass es nur die ersten Schritte sind. Wir erwarten die zukünftige Entwicklung.

Nach dem Bericht von Yuh - Jier Mii auf der IEDM 2024 haben auch die Transistoren mit zweidimensionalen Kanalmaterialien bemerkenswerte Fortschritte gemacht. TSMC hat erstmals die elektrischen Eigenschaften von Einzelschichtkanal - Transistoren in einer ähnlichen gestapelten Nanoschichtstruktur wie der N2 - Technologie gezeigt. Darüber hinaus wurde ein Inverter mit gut abgestimmten N - Kanal - und P - Kanal - Bauelementen und einer Betriebsspannung von 1 V entwickelt. Eine Zusammenfassung dieser Forschungsergebnisse ist unten dargestellt.

Auf lange Sicht plant TSMC auch, die Entwicklung neuer Interkonnektionstechnologien fortzusetzen, um die Interkonnektionsleistung zu verbessern. Bei der Kupferinterkonnektion wird ein neues Via - Konzept eingesetzt, um den Via - Widerstand und die Kopplungskapazität zu verringern. Darüber hinaus wird ein neues Kupferbarrierematerial entwickelt, um den Kupferdrahtwiderstand zu verringern.

Neben Kupfer wird derzeit ein neues Metallmaterial mit Luftspalten entwickelt, das möglicherweise den Widerstand und die Kopplungskapazität weiter verringern kann. Interkaliertes Graphen ist ein weiteres vielversprechendes neues Metallmaterial, das in Zukunft die Interkonnektionsverzögerung erheblich verringern könnte. Eine Übersicht über die relevanten Forschungsergebnisse ist unten dargestellt.

Die Großkonzerne folgen dicht hinterher

Neben TSMC interessieren sich auch Samsung und Intel für CFETs.

Es ist bekannt, dass Intel das erste Unternehmen unter den drei war, das CFETs gezeigt hat. Schon auf der IEDM 2020 wurde eine frühe Version vorgestellt. Auf der IEDM 2023 hat Intel die Ankündigung von mehreren Verbesserungen am grundlegendsten CFET - Schaltkreis - dem Inverter - gemacht. Ein CMOS - Inverter sendet die gleiche Eingangsspannung an die Gates der beiden Bauelemente im Stapel und erzeugt einen Ausgang, der der Einganglogik entgegengesetzt ist.

Ein Sprecher von Intel sagte damals den Journalisten: "Der Inverter ist auf einer Fin integriert." Er sagte: "Nach maximaler Verkleinerung wird er nur die Hälfte der Größe eines normalen CMOS - Inverters haben."

Das Problem besteht darin, dass das Einpassen aller erforderlichen Verbindungen für die Zweitransistor - Stapelschaltung in den Inverterschaltkreis den Flächenvorteil aufhebt. Um die Schaltung kompakt zu halten, hat Intel versucht, die Überlastung in Verbindung mit den gestapelten Bauelementen zu verringern. Bei den derzeitigen Transistoren kommen alle Verbindungen von oben. Aber Intel hat eine Technologie namens "Backside Power Delivery" eingeführt, die es ermöglicht, dass die Verbindungen sowohl oberhalb als auch unterhalb des Siliziumwafers vorhanden sind. Die Verwendung dieser Technologie, um den unteren Transistor von unten statt von oben anzuschließen, vereinfacht die Schaltung erheblich. Der resultierende Inverter hat einen Kontaktpolysiliziumabstand (CPP) von 60 Nanometern (im Wesentlichen der minimale Abstand zwischen benachbarten Transistorgates).

Samsungs Prozess ist sogar kleiner als Intels. Es hat Bauelemente mit 48 - und 45 - Nanometer - Kontaktpolysiliziumabstand (CPP) gezeigt, während Intels Prozess 60 Nanometer beträgt. Allerdings beziehen sich diese Ergebnisse nur auf einzelne Bauelemente, nicht auf vollständige Inverter. Obwohl die Leistung des kleineren der beiden Samsung - Prototypen CFETs etwas abgenommen hat, war die Abnahme nicht groß. Die Forscher der Firma glauben, dass dieses Problem durch die Optimierung des Herstellungsprozesses gelöst werden kann.

Der Schlüssel zum Erfolg von Samsung liegt darin, dass es die Source - und Drain - Anschlüsse der gestapelten pFET - und nFET - Bauelemente elektrisch isolieren kann. Bei unzureichender Isolation kommt es bei diesen Bauelementen, die Samsung 3D - gestapelte FETs (3DSFETs) nennt, zu Leckströmen. Der Schlüssel zum Erreichen dieser Isolation war der Ersatz des herkömmlichen Nassätzverfahrens durch ein neues Trockenätzverfahren. Dadurch hat sich die Ausbeute an funktionierenden Bauelementen um 80 % erhöht.

Wie Intel nutzt auch Samsung die Möglichkeit, die Bauelemente von unten zu kontaktieren, um Platz zu sparen. Allerdings unterscheidet sich der südkoreanische Chiphersteller von der amerikanischen Firma darin, dass er in jedem Paar von Bauelementen nur eine Nanoschicht verwendet, während Intel drei verwendet. Laut seinen Forschern würde die Erhöhung der Anzahl der Nanoschichten die Leistung des CFETs verbessern.

Auf der IEDM 2024 haben das IBM Research und Samsung gemeinsam ein Bauelement namens "Monolithic Stacked FET" vorgestellt, das ein Treppenkanal - Design verwendet. Der untere Kanal ist breiter als der obere Kanal, wodurch die Stapelhöhe verringert und die Herausforderungen durch das hohe Seitenverhältnis gemildert werden. Diese Forschung umfasst auch die Isolationstechnologie für den Kanal und die Source/Drain - Bereiche sowie die Anwendung von Doppelfunktionsmetallen.

CFET ist der unvermeidliche Weg

Einige Experten sind der Meinung, dass die Branche vor der Ankunft der CFET - Ära drei Generationen von Nanoschichtarchitekturen durchlaufen wird und dabei das Problem der Stagnation der Verkleinerung von CMOS - Bauelementen (z. B. SRAM) auftreten wird. Laut imec (das um 2016 das CFET - Konzept entwickelt hat) wird die Stagnation der Verkleinerung die Designer von Hochleistungsrechnerchips zwingen, CMOS - Funktionen wie SRAM aufzuteilen und den Ausweg der Kombination alter Prozessknoten und Chiplets zu nutzen.

imec ist der Ansicht, dass einige traditionelle Technologien, wie z. B. Analogschaltungen oder I/O, möglicherweise andere Integrationstechniken erfordern. Beispielsweise kann die Chipset - Technologie zur Integration von Analogschaltungen oder I/O verwendet werden. Mindestens ein Teil der logischen Schaltungen und des SRAM kann durch die Verwendung der CFET - Architektur skalierbar gemacht werden. Dies ist ihre Erwartung.

imec geht davon aus, dass die Geschwindigkeit der Verkleinerung der Prozessknoten bis 2032 verlangsamen wird, was die Menschen dazu zwingen wird, stärker auf die Mischung von Chips und fortschrittlichen Verpackungen sowie auf die noch immer verkleinernden Hochleistungslogikkomponenten zu setzen.

Aber es ist sehr schwierig, die CMOS - Bauelemente nur mit Nanoschichten zu verkleinern. Deshalb ist imec der Meinung, dass erst mit CFETs die Verkleinerung der