Wer wird die CoWoS-Produktionskapazität im Jahr 2026 aufteilen?

Wenn die Miniaturisierung von Transistoren die physikalischen Grenzen erreicht, wird die fortschrittliche Verpackung zur „zweiten Kernfront“, die die Leistung von Chips bestimmt.

Und die Entstehung von EMIB kommt zur rechten Zeit.

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Wer wird die CoWoS - Kapazität im Jahr 2026 aufteilen?

CoWoS (Chip - on - Wafer - on - Substrate) ist in der Ära der Künstlichen Intelligenz ein wahrer „Heißdarsteller“.

Als die Kerntechnologie von TSMC auf dem Weg „jenseits des Moore - Gesetzes“ stapelt das Chip - on - Wafer (CoW) - Verfahren mehrere Chips (wie GPU, CPU und HBM usw.) übereinander und verbindet sie auf einem Silizium - Interposer - Wafer. Anschließend wird der CoW - Chip mit dem Verpackungssubstrat (Substrate) integriert, um eine vollständige CoWoS - Verpackungsstruktur zu bilden.

Dies bedeutet, dass es ermöglicht, GPU - Rechenmodule mit fortschrittlichen 5nm/3nm - Prozessen, speziell für die Speicherung optimierte HBM - Chips sowie I/O - Schnittstellenchips mit bewährten Prozessen zu einem einzigen System - on - a - Chip - Paket zu integrieren und so das optimale Gleichgewicht zwischen Leistung, Energieverbrauch und Kosten zu finden.

Im Wettlauf um KI - Rechenleistung ist der hohe Bandbreitenvorteil von CoWoS unverzichtbar. Daten zeigen, dass die Datenübertragungsbandbreite zwischen KI - Chips mit CoWoS - Verpackung und HBM auf TB/s - Ebene liegen kann, was im Vergleich zur herkömmlichen Verpackung um eine Größenordnung höher ist. Dies löst das Problem der „Speicherwand“ perfekt und wird zur Standardausstattung von High - End - KI - Trainingschips.

Mit der beschleunigten Iteration von großen Modellen wie ChatGPT steigt die Nachfrage nach globalen Cloud - KI - Chips exponentiell. Die globale Gesamtnachfrage nach CoWoS wird von 370.000 Wafern im Jahr 2024 auf 670.000 Wafer im Jahr 2025 steigen und im Jahr 2026 auf eine Million Wafer ankommen. Diese sprunghafte Zunahme verschärft die Kapazitätslücke weiter.

Derzeit verfügen nur wenige führende Unternehmen in der KI - Chip - Branche über die Fähigkeit, große Mengen an „Kapazität zu sichern“. Die restlichen Hersteller von anwendungsspezifischen Chips (ASIC) und die zweiten - Rang - KI - Chip - Unternehmen stehen vor der Schwierigkeit, nicht genug CoWoS - Kapazität zu erhalten.

Kürzlich prognostizierte ein Bericht von Morgan Stanley, dass die Gesamtnachfrage von NVIDIA an CoWoS - Wafern im Jahr 2026 auf 595.000 Wafer steigen wird, was 60 % der globalen Gesamtnachfrage ausmacht. Von dieser riesigen Bestellung werden etwa 510.000 Wafer von TSMC produziert und hauptsächlich für die Chips der nächsten Rubin - Architektur verwendet. Demnach kann die Chip - Liefermenge von NVIDIA im Jahr 2026 5,4 Millionen Stück erreichen, von denen 2,4 Millionen Stück aus der Rubin - Plattform stammen. Außenverpackungs - und Testunternehmen (OSAT) wie Amkor und ASE/SPIL werden auch etwa 80.000 Wafer an CoWoS - Kapazität für NVIDIA übernehmen, hauptsächlich für Produkte wie dessen Vera - CPU und Automobilchips.

Als Nächstes folgt Broadcom, von dem eine Nachfrage von 150.000 Wafern erwartet wird, was 15 % der Gesamtnachfrage ausmacht. Seine Kapazität dient hauptsächlich den kundenspezifischen ASIC - Chips großer Kunden, darunter 90.000 Wafer, die für Google TPU reserviert sind (85.000 Wafer von TSMC und 5.000 Wafer von ASE/SPIL), 50.000 Wafer, die für Meta reserviert sind, und 10.000 Wafer, die für OpenAI reserviert sind.

AMD wird voraussichtlich 105.000 Wafer an CoWoS erhalten und etwa 11 % des Marktanteils einnehmen. Davon werden 80.000 Wafer von TSMC produziert und für seine MI355 - und MI400 - Serien von KI - Beschleunigern verwendet.

Andere Akteure sind Amazon, Marvell, MediaTek usw. Amazon hat über seinen Partner Alchip 50.000 Wafer reserviert; Marvell hat 55.000 Wafer für kundenspezifische Chips von AWS und Microsoft reserviert; MediaTek hat 20.000 Wafer für das Google TPU - Projekt reserviert.

Insgesamt haben die oben genannten großen Kunden mehr als 85 % der Gesamtkapazität von TSMC an CoWoS gesichert, und der Anteil, der für die zweiten - Rang - KI - Chip - Hersteller, anwendungsspezifische ASIC - Unternehmen und Start - Ups übrig bleibt, beträgt weniger als 15 %. Angesichts der Tatsache, dass die Fertigungspläne im Allgemeinen bis 2026 oder sogar noch später verschoben sind, hat die knappe Kapazität sich von einem technischen Engpass zu einer Marktzugangshürde gewandelt.

Wenn CoWoS zu einer exklusiven Ressource einiger Giganten wird, muss eine reale Frage neu erwogen werden: Gibt es außer CoWoS noch andere Alternativen?

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Der Angriff von Intels EMIB!

Intels fortschrittliche EMIB - Verpackung wird zu einer der Alternativen für Chip - Unternehmen.

Im Vergleich zu CoWoS hat EMIB mehrere Vorteile.

Erstens die vereinfachte Struktur: EMIB verzichtet auf teure und großflächige Interposer und verbindet die Chips direkt über Siliziumbrücken (Bridge), die in das Trägerboard eingebettet sind. Dies vereinfacht die Gesamtstruktur und führt zu einer höheren Ausbeute im Vergleich zu CoWoS.

Zweitens ist das Problem des Wärmeausdehnungskoeffizienten (Coefficient of Thermal Expansion, CTE) geringer. Da EMIB nur an den Rändern der Chips Siliziumbrücken einbettet und der Gesamtanteil an Silizium gering ist, gibt es weniger Kontaktflächen zwischen Silizium und Substrat. Dadurch ist das Problem der fehlenden Übereinstimmung der Wärmeausdehnungskoeffizienten geringer, und es besteht weniger Gefahr von Verpackungswölbung und Zuverlässigkeitsproblemen.

Schließlich hat EMIB auch Vorteile bei der Verpackungsgröße. Im Vergleich zu CoWoS - S, das nur eine Größe von 3,3 - fachem Maskenmaß erreichen kann, und CoWoS - L, das derzeit auf 3,5 - faches Maskenmaß entwickelt wurde und voraussichtlich bis 2027 auf das 9 - fache ansteigen wird, kann EMIB - M bereits 6 - faches Maskenmaß bieten und soll von 2026 bis 2027 auf 8 - bis 12 - faches Maskenmaß skalierbar sein. In Bezug auf den Preis kann EMIB, da es auf teure Interposer verzichtet, eine kostengünstigere Lösung für KI - Kunden bieten.

Allerdings ist die EMIB - Technologie auch durch die Fläche der Siliziumbrücke und die Verdrahtungsdichte begrenzt. Die zur Verfügung stehende Interkonnektionsbandbreite ist relativ gering, die Signallaufzeit ist länger, und es gibt ein etwas höheres Latenzproblem.

Intel hat 2021 die Gründung einer unabhängigen Fabrikdienstleistung (Intel Foundry Services, IFS) angekündigt und hat jahrelang an der fortschrittlichen EMIB - Verpackungstechnologie gearbeitet. Diese Technologie wurde bereits in eigenen Server - CPU - Plattformen wie Sapphire Rapids und Granite Rapids angewendet.

Hinter der zunehmenden Beachtung von EMIB steht das Aufkommen von ASIC - Lösungen, repräsentiert durch Google.

Es ist bekannt, dass Marvell und MediaTek die fortschrittliche EMIB - Verpackung von Intel bereits in die Optionen für die ASIC - Chip - Entwicklung aufgenommen haben. Google hat auch beschlossen, die fortschrittliche EMIB - Verpackung von Intel im TPU v9 - KI - Chip im Jahr 2027 zu testen. Apple, Broadcom und Qualcomm könnten bald auch Kunden von Intels Fabrikdienst werden. Die Stellenausschreibungen dieser drei Unternehmen zeigen, dass eines der Schlüsselanforderungen für die Einstellung von Verpackungsingenieuren die Beherrschung der Intel - EMIB - Technologie ist. Dies zeigt, dass diese Unternehmen eilig Ingenieure suchen, die mit der Intel - EMIB - Technologie vertraut sind, um die Entwicklung ihrer nächsten Produkte zu unterstützen.

Apple setzt auf die Eigenentwicklung von Cloud - ASIC als Kernlösung, während Qualcomm sich auf Tier - 2 - KI - Beschleunigerprodukte konzentriert. Beide Anwendungsfälle sind nicht auf die CoWoS - Verpackung angewiesen. Im Vergleich dazu bietet die EMIB - Verpackung eine bessere Kosteneffizienz und kann besser auf die Produktanforderungen zugeschnitten werden. Darüber hinaus ist die EMIB - Verpackung auch für ASIC - Inferenzszenarien mit relativ geringer Rechenleistung technologisch geeignet.

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Der Kampf der drei Mächtige in der fortschrittlichen Verpackung

Das Aufkommen von EMIB bringt den Markt für fortschrittliche Verpackungen in einen „Dreikampf“ zwischen TSMC, Intel und Samsung.

Bei TSMC ist zu beachten, dass die Großkunden der CoWoS - Kapazität im Jahr 2026 hauptsächlich US - Unternehmen sind. Jetzt möchten die US - Kunden die gesamte Produktion in den USA durchführen lassen, aber TSMC und seine Lieferkettenpartner verfügen derzeit über keine verfügbare Endproduktionskapazität in den USA.

Mitte dieses Jahres hieß es in Marktberichten, dass TSMC seinen Produktionsplan in den USA massiv vorantreibt, einschließlich der Bau von Fabriken, Forschungs - und Entwicklungszentren und Einrichtungen für fortschrittliche Verpackungen. Neben der Chipherstellung ist die fortschrittliche Verpackungstechnologie wie CoWoS einer der wichtigsten Schritte in der Lieferkette. Berichten zufolge scheint TSMC seinen strategischen Schwerpunkt auf diesen Bereich zu verlagern und plant, im Jahr 2026 mit dem Bau einer Verpackungsfabrik zu beginnen, die voraussichtlich 2029 fertiggestellt und in Betrieb genommen wird.

Die Verpackungsfabrik wird in Arizona gebaut, und TSMC hat bereits mit der Einstellung von Serviceingenieuren für CoWoS - Geräte begonnen. Diese fortschrittliche Verpackungsfabrik wird CoWoS und seine abgeleiteten Technologien sowie zukünftige Verpackungslösungen wie SoIC und CoW produzieren. Diese Technologien werden in Produktlinien wie NVIDIA Rubin - Serie und AMD Instinct MI400 eingesetzt. Gemäß des vorläufigen Planes wird die Verpackungsfabrik in Arizona mit der örtlichen Waferfabrik kooperieren, da Produkte wie SoIC Chips mit Interposer - Schichten benötigen.

US - Kunden sind immer noch auf die Kapazität in Taiwan, China, angewiesen. Die von der US - Fabrik von TSMC hergestellten Chips müssen per Luftfracht nach Taiwan, China, für die Verpackung transportiert werden, was die Gesamtkosten erhöht. Wenn die USA keine eigene CoWoS - Herstellungskapazität haben, könnte Intel eine Alternative sein.

Samsung macht ebenfalls Störungen. Samsungs System für fortschrittliche Verpackungstechnologien gliedert sich in zwei Hauptserien: 2,5D - I - Cube und 3D - X - Cube. X - Cube als Kernstück von Samsungs 3D - Verpackung realisiert die vertikale elektrische Verbindung von Chips über TSV - Technologie und wird in zwei Verfahrenspfaden, Bump - Verbindung und Hybrid - Bonding, unterteilt.

Darüber hinaus führt die Abteilung für fortschrittliche Verpackung (AVP) von Samsung die Entwicklung der „Halbleiter - 3,3D - fortschrittlichen Verpackungstechnologie“ an, die auf KI - Halbleiterchips angewendet werden soll und im zweiten Quartal 2026 in Massenproduktion gehen soll. Diese Technologie ersetzt das Silizium - Interposer durch die Installation eines RDL - Interposers, um Logikchips und HBM zu verbinden, und stapelt die Logikchips auf LLC mithilfe der 3D - Stapeltechnologie. Samsung erwartet, dass nach der Kommerzialisierung der neuen Technologie die Leistung im Vergleich zum bestehenden Silizium - Interposer nicht sinken wird und die Kosten um 22 % reduziert werden können. Samsung wird auch die „Panel - Level - Packaging (PLP)“ - Technologie in die 3,3D - Verpackung einführen.

Die wahre Variable ist Intel. Auf der diesjährigen Intel Foundry Day hat Intel eine neue Variante der EMIB - Technologie, EMIB - T, vorgestellt, wobei T vermutlich für TSV (Through - Silicon Via) steht. Darüber hinaus gibt es auch die Foveros - R - und Foveros - B - Verpackungen, die jeweils RDL (Redistribution Layer) und Bridge - Chips verwenden. Dieser Prozess für die Integration von HBM4 - und UCIe - Chips baut über TSV - und M - Bridge - Technologie vertikale Stromkanäle im Substrat auf, ohne wie bei herkömmlichen Lösungen „umwegig“ zu gehen. Dies bedeutet, dass EMIB - T weniger Gleichstrom -/Wechselstromrauschen verursacht und somit die Signalübertragungsstabilität verbessert.

Intel hat angegeben, dass EMIB - T den Übergang von anderen 2,5D - fortschrittlichen Verpackungstechnologien unterstützt, ohne dass dabei eine umfangreiche Neukonstruktion erforderlich ist. Für die zukünftige EMIB - Technologie hat Intel angekündigt, dass bis 2026 eine Gesamtverpackungsgröße von etwa 120mm × 120mm über mehr als 20 EMIB - Brücken erreicht werden kann und 12 HBM - Speicherstapel integriert werden können. Bis 2028 soll die Verpackungsgröße auf 120mm × 180mm erweitert werden, und die Anzahl der HBM - Module soll über 24 liegen.

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