Große Chip-Pakete: Drei Mächte teilen die Welt

Im raschen Entwicklungstrom der KI-Chips werden GPU, AI ASIC und andere Kernkomponenten der Hochleistungsrechnung (HPC) sowie HBM (High Bandwidth Memory) zur Hauptmacht bei hochwertigen Produkten, die 2,5D/3D-Packaging-Technologien nutzen. Fortschrittliche Packaging-Plattformen sind von entscheidender Bedeutung für die Verbesserung der Leistung und Bandbreite von Bauelementen. Ihre Wichtigkeit hat sie zum heißesten Thema im Halbleiterbereich gemacht, sogar noch heißer als die bisherigen Spitzenprozessknoten.

In letzter Zeit hat die Nachricht, dass Apples und Qualcomms Technologiereiche die fortschrittliche Packaging-Technologie EMIB von Intel bewerten, breite Aufmerksamkeit erregt: Apple sucht in seinen Stellenausschreibungen DRAM-Packaging-Engineer, die mit Technologien wie CoWoS, EMIB, SoIC, PoP vertraut sind; Qualcomm sucht ebenfalls einen Produktmanagementdirektor für Datencentren, der mit Intels EMIB-Technologie vertraut sein muss. Obwohl diese Schritte noch nicht bedeuten, dass die beiden Chip-Design-Riesen sich offiziell umorientiert haben, deuten sie klar darauf hin, dass die weltweit führenden Unternehmen für eigene Chipentwicklung Intels Potenzial als mögliche Alternative zu TSMC aktiv bewerten.

Bildquelle: Qualcomm Inc.

Im Bereich des fortschrittlichen Packagings von KI-Chips haben TSMC, Intel und Samsung ein Gleichgewicht von "Drei Mächten" gebildet. Aufgrund ihrer unterschiedlichen Positionierungen übernehmen diese drei Unternehmen auch unterschiedliche Packaging-Rollen in der Wertschöpfungskette. Laut einer Analyse von Yole Group wird das Einkommen aus fortschrittlichem Packaging im zweiten Quartal 2025 kurzfristig über 12 Milliarden US-Dollar liegen. Angesichts der starken Nachfrage nach Künstlicher Intelligenz und Hochleistungsrechnung wird erwartet, dass der Markt im zweiten Halbjahr noch stärker performen wird. Langfristig betrachtet belief sich der Markt für fortschrittliches Packaging 2024 auf etwa 45 Milliarden US-Dollar und wird mit einer starken durchschnittlichen jährlichen Wachstumsrate von 9,4 % bis 2030 auf etwa 80 Milliarden US-Dollar ansteigen.

TSMC: Die einzige Lösung für GPU und Supergroßformat-HBM

TSMCs CoWoS (Chip-on-Wafer-on-Substrate) ist eine von TSMC entwickelte 2,5D-fortschrittliche Packaging-Technologie, die es ermöglicht, mehrere Chips, darunter Logikchips, Speicherchips und Analogchips, nebeneinander auf einer hochdichten Siliziumzwischenschicht zu integrieren.

Die CoWoS-Technologie wurde Anfang der 2010er Jahre eingeführt und hat sich nach fast zehn Jahren kontinuierlicher Weiterentwicklung zum globalen Standard für Hochleistungs-Packaging entwickelt. Die derzeitigen Anwender von CoWoS umfassen: NVIDIA (H100, H200, GB200 verwenden alle CoWoS oder CoWoS-L), AMD MI300-Serie, Broadcom AI ASIC, einige Beschleunigerchips von Marvell.

Ihre Reife ist unersetzlich, aber ihre Probleme sind ebenfalls unvermeidlich.

Erstens: Die Kapazität von CoWoS ist stark eingeschränkt: NVIDIA hat sie langfristig blockiert. Die ausländische Presse schätzt allgemein, dass allein NVIDIA mehr als die Hälfte der CoWoS-Kapazität beansprucht. UBS erwartet, dass die Nachfrage von NVIDIA nach CoWoS-Wafern 2026 aufgrund der Blackwell-, Blackwell Ultra- und Rubin-Serie auf 678.000 Stücke steigen wird, was einem Anstieg von fast 40 % gegenüber diesem Jahr entspricht; außerdem wird erwartet, dass die Gesamtproduktion von NVIDIAs GPUs 2026 auf 7,4 Millionen Stücke steigen wird. Zusammen mit AMD und Broadcom befindet sich CoWoS in einem extremen Zustand, in dem die "Warteschlangenzeit > Produktlebenszeit" ist. Dies bedeutet, dass Apple, Qualcomm und Broadcom in einer passiven Situation sein werden, wenn sie neue Chip-Packaging-Lösungen bewerten, da sie nicht in die Warteschlange kommen können.

Nach den Veröffentlichungen in TSMCs Quartalsbericht für das dritte Quartal 2025 blieben die Umsätze im Bereich der Hochleistungsrechnung (HPC) im Vergleich zum Vorquartal unverändert. TSMC betonte, dass dies nicht auf eine Abnahme der KI-Nachfrage zurückzuführen sei. Im Gegenteil, die tatsächliche Nachfrage sei stärker als das Unternehmen vor drei Monaten erwartet hatte. Der Hauptengpass für das Umsatzwachstum lag in der unzureichenden Kapazität für fortschrittliches Packaging, insbesondere der CoWoS-Technologie, die die Auslieferung von HPC-Produkten einschränkte.

Daher beschleunigt TSMC die Kapazitätserweiterung von CoWoS. Laut einer Schätzung von Morgan Stanley plant TSMC, seine CoWoS-Kapazität bis Ende 2026 um mehr als 20 % von den ursprünglich geschätzten 100 kwpm (Tausend Stücke pro Monat) zu erweitern. Derzeit wird erwartet, dass die CoWoS-Kapazität mindestens 120.000 - 130.000 Stücke pro Monat betragen wird.

Zweitens: Die Kosten für die große Zwischenschicht sind sehr hoch, und die Kosten für die Packaging-BOM steigen sprunghaft. Die Fläche der Laserzwischenschicht von CoWoS beträgt mehrere hundert Quadratmillimeter und ist auf einem ausgereiften Knoten wie 65 nm/45 nm, aber dennoch teuer. In den Angeboten für fortschrittliche Packaging-Lösungen macht die Zwischenschicht oft 50 % - 70 % der Kosten aus. In einigen Kundenfällen ist das "Packaging teurer als der Chip selbst".

CoWoS-S

Drittens: Je mehr HBM-Stacks, desto schwieriger wird die Wärmemanagement von CoWoS. Die HBM-Stacks von H200 und GB200 sind höher als die von H100, und die Heißpunkte im Packaging-Bereich sind weiter konzentriert.

Insgesamt ist CoWoS die beste Wahl, aber nicht jeder kann es sich leisten, und nicht jeder kann sich in die Warteschlange schalten. TSMCs SoIC (3D-Stacking) kann zwar die Entwicklung beschleunigen, aber es bringt enorme Druck auf die Kosten und die Ausbeute.

Intel EMIB wird zur Plan B

Wenn TSMCs CoWoS der "König der Hochbandbreite" ist, dann ist Intels EMIB + Foveros-Kombination eine Sammlung aus Flexibilität, Kostenstruktur und einheimischer Lieferkette.

In den letzten 10 Jahren konzentrierte sich die Branche bei der Diskussion über Intel hauptsächlich auf die rückständigen Prozessknoten und vernachlässigte die Tatsache, dass Intel einer der ersten und aggressivsten Investoren in fortschrittliches Packaging war. Jetzt, da Top-Chipunternehmen wie Apple und Qualcomm "EMIB Packaging Engineer" rekrutieren, rückt Intels Packaging-Technologie erstmals in die Prüfung von globalen Mobiltelefon-SoC- und großen ASIC-Kunden.

Warum also EMIB?

EMIB-Struktur (Quelle: Intel)

EMIB (Embedded Multi-die Interconnect Bridge) ist im Wesentlichen eine eingebaute Siliziumbrücke - sie bedeckt nicht die gesamte Packaging-Fläche, sondern erhöht nur in den lokalen Bereichen, die eine Hochgeschwindigkeitsverbindung erfordern, die Dichte der Siliziumverdrahtung. Wie in der untenstehenden Abbildung gezeigt, wird bei EMIB eine Siliziumbrücke in die Kavität des Substrats platziert und mit einem Klebstoff fixiert; anschließend werden darüber eine Dielektrikumsschicht und eine Metallverdrahtungsschicht aufgebracht. Durch die Kombination von zwei verschiedenen Bump-Pitches auf dem Chiplet kann EMIB eine kosteneffiziente heterogene Integration ermöglichen und die Erweiterung von Supergroßsystemen unterstützen.

Nach Intels Angaben ist EMIB die erste 2,5D-Verbindungs-Lösung auf dem Markt, die eine Siliziumbrücke in das Packaging-Substrat einbettet. Seit 2017 ist es in Massenproduktion und wird in Produkten für Server, Netzwerke und Hochleistungsrechnung eingesetzt.

Im Vergleich zu CoWoS: Architektonisch gesehen verwendet CoWoS eine gesamte große Zwischenschicht, während EMIB kleine Siliziumbrücken bedarfsweise einbettet, was sehr wenig Platz beansprucht. Daher hat es keinen Einfluss auf das Gleichgewicht der Eingabe/Ausgabe (I/O)-Signale und stört nicht die Stromversorgungsintegrität (Power Integrity) des Systems. Dies steht im krassen Kontrast zu einer kompletten großflächigen Siliziumzwischenschicht: Bei Lösungen mit Siliziumzwischenschichten müssen alle Signale und Stromdurchkontaktierungen (Vias) durch die Zwischenschicht gehen, was zusätzliche Impedanz und Rauschen mit sich bringt; Kostentechnisch gesehen ist CoWoS aufgrund der großen Fläche der Zwischenschicht relativ teurer; in Bezug auf die Flexibilität eignet sich CoWoS für große Chips mit fester Fläche, während EMIB besser für kundenspezifische ASICs und kleine Chiplets geeignet ist; was die Wärmeableitung betrifft, erleichtert die lokale Verbindung von EMIB die Wärmeableitung.

EMIB hat auch drei Schlüsselvorteile:

Es unterstützt Supergroßsysteme und heterogene Die-Kombinationen und ermöglicht eine hochgradig maßgeschneiderte Packaging-Layout.

Es ermöglicht eine Hochgeschwindigkeitsdatenübertragung zwischen benachbarten Dies, während nur einfache Treiber/Empfangsschaltungen erforderlich sind.

Es kann für jede Verbindung zwischen Dies individuell optimiert werden, indem die Brückenstruktur für verschiedene Verbindungen maßgeschneidert wird, um die optimale Gestaltung zu erreichen.

Daher ist EMIB nicht für "Speicherbandbreitenmonster" wie GPU vorgesehen, sondern seine beste Bühne ist: kundenspezifische ASICs, KI-Inferenzchips, Basisstationen/Netzwerkbeschleuniger, SoC-Modulardesign, UCIe/Chiplet-Verbindungs-Experimentierplattformen usw. Das heißt: Der Wert von EMIB liegt nicht in der "Stärke", sondern in der "Allgemeingültigkeit und Flexibilität". Dies ist genau die Fähigkeit, die Apple/Qualcomm/Broadcom in der nächsten Generation von Architekturentwürfen benötigen.

Es ist bekannt, dass Intel auch seine EMIB-Reihe erweitert. Mit der zunehmenden Nachfrage nach höherer Stromversorgungsfähigkeit integriert Intel in seinem EMIB-M Metall-Isolator-Metall (MIM)-Kondensatoren in die Siliziumbrücke, um die Stromübertragungsfähigkeit zu verbessern. In seinem EMIB-T-Schema hat es Siliziumdurchkontaktierungen (TSV) hinzugefügt.

EMIB kann nicht nur für 2,5D-Packaging verwendet werden. Wenn EMIB in Kombination mit Foveros 2,5D und Foveros Direct 3D eingesetzt wird, kann es ein flexibleres EMIB 3,5D-Schema bilden. Huang Renxun hat auch öffentlich Foveros gelobt, und die Branche hat Vertrauen in seine technische Reife.

Die Entwicklung von Intels fortschrittlichem Packaging (Quelle: Intel)

EMIB 3,5D ist eine hybride Architektur, die in einem einzigen Packaging die Silizium-eingebettete Brücke von EMIB und das fortschrittliche Chip-Stacking-Verfahren von Foveros kombiniert. Diese hybride Architektur nutzt die vertikale Stapelungsfähigkeit von Foveros und kombiniert sie mit der horizontalen Hochdichte-Verbindung von EMIB, um ein besseres Gleichgewicht zwischen Packaging-Größe, Rechenleistung, Energieeffizienz und Kosteneffizienz zu erzielen.

EMIB 3,5D löst viele Beschränkungen der herkömmlichen Packaging-Architekturen, einschließlich: Wärmeverzug, Maskengröße und Bandbreitenengpässe. Es kann die nutzbare Siliziumfläche innerhalb des Packagings erheblich vergrößern und bietet mehr Gestaltungsspielraum für die Konstruktion von hochkomplexen Mehr-Chip-Systemen.

Abgesehen von den technischen Vorteilen wird die inländische Packaging-Kapazität in den USA zur geopolitisch getriebenen "zweiten Lieferkette". TSMCs Packaging ist hauptsächlich in Taiwan (Kaohsiung, Zhunan) konzentriert, Samsung aus Südkorea konzentriert seine Packaging-Aktivitäten in Südkorea/Südostasien, während Intel in den USA eine Produktionsstätte für fortschrittliches Packaging aufbaut: darunter Fab 9 / Fab 11x in New Mexico, die zukünftige Packaging-Linie in Ohio und die Packaging-Forschungslinie in Lake Forest (Kalifornien). Für die Lieferketten von inländischen Cloud-Anbietern und KI-Chipunternehmen in den USA überwiegen die Vorteile der inländischen Produktion, der hohen Kontrollierbarkeit und der Unabhängigkeit von ostasiatischem Packaging weit über die reinen Kostenfaktoren.

Daher hat Intels Packaging nicht "technologische Vorteile", sondern Vorteile in Bezug auf die Sicherheit der Lieferkette.

Samsung: Der Einstieg in das fortschrittliche Packaging über die HBM-Lieferkette

Samsungs Packaging scheint eher wie ein "rückwärts" gerichteter Einstieg in den Schlüsselpunkt der KI-Zeit über die HBM-Lieferkette zu sein. Wenn Samsungs HBM die Anforderungen von Top-Kunden wie NVIDIA vollständig erfüllen kann, hat es die Chance, durch die Macht in der HBM-Lieferkette einen größeren Einfluss auf die Wahl der Packaging-Route und sogar die Koordination der Systemarchitektur zu erlangen.

Samsungs repräsentative fortschrittliche Packaging-Technologien sind hauptsächlich I-Cube