Einheimische Hersteller greifen in die nächste Generation der Speichertechnologie ein: 3D DRAM
Mit dem exponentiellen Wachstum von KI - Anwendungen wie ChatGPT steigt die globale Nachfrage nach Rechenleistung exponentiell. Die Entwicklung von Künstlicher Intelligenz hängt jedoch nicht nur von leistungsstarken Rechenchips ab, sondern auch von der Zusammenarbeit mit Hochleistungs-Speicherchips.
Der herkömmliche Speicher kann die Anforderungen von KI - Chips an die Datenübertragungsgeschwindigkeit kaum erfüllen. Der High - Bandwidth - Memory (HBM) hingegen hat dank seines innovativen Stapelungsdesigns die drei Schlüsselprobleme von Bandbreitenbeschränkung, hohem Stromverbrauch und Kapazitätsbeschränkung erfolgreich überwunden und bietet wichtige Unterstützung für den effizienten Betrieb von KI - Anwendungen.
Aktuell ist der herkömmliche HBM eingeschränkt, während der 3D - DRAM eine höhere Bandbreite bieten kann und gleichzeitig den Stromverbrauch weiter optimieren kann. Globale Speicherhersteller betrachten den 3D - DRAM allgemein als den Schlüsselweg für die nächste Generation von Speichertechnologien, um die Bandbreitenbarriere zu überwinden.
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3D - DRAM: Die nächste Generation von DRAM - Speichertechnologien
Da die Miniaturisierung des herkömmlichen planaren DRAM - Herstellungsprozesses sich allmählich der physikalischen Grenze nähert, ist der 3D - DRAM entstanden und wird zur neuen Richtung in der Entwicklung der DRAM - Speichertechnologie.
Die Speicherzellen des herkömmlichen DRAM haben ein flaches Design, was die Erhöhung der Speicherdichte stark einschränkt. Der 3D - DRAM kann jedoch durch die innovative Methode der vertikalen Stapelung von Speicherschichten mehr Speicherzellen in demselben Raumbedarf integrieren, wodurch die Speicherkapazität deutlich erhöht wird, ohne die Chipfläche zu vergrößern.
Mit der ständigen Verkleinerung des DRAM - Herstellungsprozesses werden Probleme wie Stromleckage und Signalstörungen immer gravierender, insbesondere bei der Herstellung von DRAM unter 16 nm, die enorme technische Herausforderungen mit sich bringt. Der 3D - DRAM nutzt durch seine einzigartige Architektur der vertikalen Stapelung von Speicherzellen die begrenzte Fläche effizient und lindert effektiv die Schwierigkeiten, die durch die Miniaturisierung des Herstellungsprozesses entstehen.
Es ist besonders zu beachten, dass der HBM ein Stapel-Chip-Speicher ist und im Wesentlichen von Ein-Chip-Speichern wie 3D - NAND - Flash unterscheidet. Wenn ein einzelner 3D - DRAM - Chip in der HBM - Architektur eingesetzt werden kann, ist eine sofortige Verbesserung der Speicherleistung zu erwarten.
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Die 4F² - Struktur ist der Schlüssel zum Durchbruch, und Branchenriesen setzen sich darum ein
Spitzen - DRAM - Hersteller setzen die Verbesserung des DRAM - Herstellungsprozesses fort. Unter der planaren Struktur ist die weitere Verkleinerung des Prozesses jedoch fast an die Grenze gestoßen. Hier kommt der 3D - DRAM als der Schlüssel zum Durchbruch der Engstelle ins Spiel. Um die begrenzte Fläche effizient zu nutzen, muss die Anordnung der Speicherzellen das herkömmliche horizontale Anordnungsmuster brechen. Die Kernentwicklungspfade lassen sich hauptsächlich in zwei Kategorien einteilen: Erstens, die Vertikalisierung der Speicherzellenstruktur, um den Raumbedarf stark zu reduzieren; zweitens, die Übernahme der Stapelungslogik aus dem Bauwesen, um eine dreidimensionale Anordnung der Speicherzellenarrays zu erreichen.
Die 4F² - Struktur als der Schlüsseltechnikansatz für die Vertikalisierung der Speicherzellen reduziert die Fläche einer einzelnen Speicherzelle um etwa ein Drittel, indem sie die traditionell horizontal verteilten Source, Gate und Drain in eine vertikale Schichtstruktur umwandelt. Dies legt eine solide Grundlage für die hohe Dichte - Integration von DRAM.
Die 4F² beschreibt die Fläche der Speicherzelle anhand der minimalen Merkmalsgröße F. Diese Art der Darstellung ist ähnlich der Bahnmessung der Standardlogikelementhöhe (z. B. "6T - Zelle"). In DRAM bezieht sich die minimale Merkmalsgröße normalerweise auf die Breite der Wortleitung oder der Bitleitung oder den Abstand zwischen ihnen. Die 4F² ist eine einfache Methode zur Darstellung der Anordnungsdichte der Speicherzellen und erleichtert den Vergleich zwischen verschiedenen Technologieansätzen. Theoretisch ist die Größe einer 4F² - Zelle nur zwei Drittel der Größe einer 6F² - Zelle, was bedeutet, dass die Speicherdichte ohne Verkleinerung der minimalen Merkmalsgröße um 30 % erhöht werden kann. Es ist jedoch zu beachten, dass die Erweiterung der Speicherdichte nicht nur von der Anordnung der Zellen abhängt, sondern auch von anderen Faktoren beeinflusst wird. Daher kann das Ausmaß der Dichteerhöhung in der praktischen Anwendung möglicherweise niedriger als der ideale Wert von 30 % sein.
Die 4F² - Zelle ist die theoretische Grenze für eine einzelne Bit - Zelle. Um dies zu verstehen, muss man wissen, dass die Merkmalsgröße sowohl die Linienbreite als auch den Abstand zwischen den Linien (d. h. den Halbabstand) bezeichnen kann. In einem Muster aus Linienbreite und Abstand ist der Abstand tatsächlich 2F und nicht F. Somit ist die kleinste möglicherweise erreichbare Größe einer einzelnen Bit - Zelle 4F² und nicht einfach F². Dies bedeutet, dass, sobald die 4F² - Architektur realisiert ist, die horizontale Erweiterung des DRAM nur durch die Verkleinerung der minimalen Merkmalsgröße F selbst möglich ist. Angesichts der gegenwärtigen technologischen Entwicklung wird die Verkleinerung von F jedoch schnell schwieriger und könnte in Zukunft möglicherweise überhaupt nicht mehr durchführbar sein.
Im Bereich der Forschung und Entwicklung der 4F² - Technologiearchitektur setzen sich Branchenriesen aktiv ein. Samsung entwickelt derzeit aktiv den Vertikal - Channel - Transistor (VCT) - DRAM, während SK Hynix sich ganz auf den Vertikal - Gate (VG) - DRAM konzentriert. Beide basieren auf der 4F² - Kerntechnologiearchitektur. Das Micron - Unternehmen hat sein NVDRAM (wobei NV für nicht flüchtig steht) 2023 auf der International Electron Devices Meeting (IEDM) erstmals vorgestellt und 2025 auf der Very Large Scale Integration Symposium (VLSI 2025) erneut Aufmerksamkeit erregt. Dieses NVDRAM verwendet die 4F² - Architektur und kombiniert die Ruthenium - Wortleitungstechnologie mit der Ferroelektrik (HZO) - DRAM - Technologie des CMOS - Untergrundarrays, was einzigartige technische Vorteile aufweist.
Neue Unternehmen suchen ebenfalls aktiv nach Möglichkeiten in der 3D - DRAM - Branche. Das NEO Semiconductor - Unternehmen hat kürzlich eine neue Technologie angekündigt, die das derzeitige DRAM - Speicherlandschaft grundlegend verändern soll. Das Unternehmen hat zwei neue 3D - X - DRAM - Zellendesigns vorgestellt, nämlich 1T1C (Ein - Transistor - Ein - Kondensator) und 3T0C (Drei - Transistor - Null - Kondensator). Nach Planung soll NEO Semiconductor 2026 einen Proof - of - Concept - Testchip für 3D - X - DRAM herstellen. Die Speicherkapazität dieses Chips könnte das Zehnfache der derzeit üblichen DRAM - Module erreichen und würde die Speicherfähigkeit von DRAM erheblich verbessern.
Darüber hinaus hat NEO Semiconductor auch angekündigt, dass es auf Basis der 3D - X - DRAM - Technologie einen 230 - Schichten - 128Gbit - DRAM - Chip herstellen kann, dessen Speicherdichte das Achtfache des derzeitigen DRAM ist. Angesichts der ständigen Entwicklung von KI - Anwendungen wird die Nachfrage nach Hochleistungs - und Großkapazitäts - Speichersemikondaktoren bei der nächsten Welle von KI - Anwendungen (z. B. ChatGPT) stark steigen, und die 3D - X - DRAM - Technologie ist der Schlüssel, um diese Nachfrage zu befriedigen.
Des Weiteren hat NEO Semiconductor auf Basis der 3D - X - DRAM - Technologie das weltweit erste X - HBM - Architektur entwickelt. Diese Architektur hat eine 32K - Bit - Datenbus und eine Speicherkapazität von 512Gbit. Ihre Bandbreite und Speicherdichte erreichen das Sechzehnfache bzw. das Zehnfache des bestehenden Speichers, was die Barrieren der herkömmlichen HBM - Technologie überwindet und hoher Bandbreite und großer Speicherkapazität für KI - Chips bietet, um die Entwicklung der KI - Technologie weiter voranzutreiben.
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3D - DRAM nähert sich der Realität! Der Abscheidungsprozess hat einen Durchbruch erzielt
Kürzlich haben Forscher vom Belgischen Mikroelektronikforschungszentrum (IMEC) und der Universität Gent eine Studie veröffentlicht und angekündigt, dass sie auf einem 120 - Millimeter - Wafer 300 Schichten von Silizium (Si) und Siliziumgermanium (SiGe) abwechselnd gewachsen haben. Dieses Ergebnis markiert einen Schlüsselschritt in der Forschung und Entwicklung von 3D - DRAM und bringt den 3D - DRAM der kommerziellen Anwendung näher.
Die Herausforderung beginnt mit der Gitterfehlanpassung. Die Atomabstände von Silizium - und Siliziumgermaniumkristallen unterscheiden sich geringfügig. Wenn sie gestapelt werden, möchten die Schichten daher natürlich gedehnt oder gestaucht werden. Man kann es sich wie das Versuch, ein Kartenspiel zu stapeln, vorstellen, bei dem die zweite Karte etwas größer als die erste ist - wenn nicht sorgfältig ausgerichtet, wird der Kartenspiegel verzerrt und umkippen. In Halbleiterthemen äußern sich diese "Umkippungen" als Versetzungen, d. h. kleine Defekte, die die Leistung des Speicherchips beeinträchtigen können.
Um dieses Problem zu lösen, hat das Forschungsunternehmen sorgfältig den Germaniumgehalt in der SiGe - Schicht eingestellt und versucht, Kohlenstoff hinzuzufügen. Kohlenstoff wirkt wie ein feines Klebemittel, das den Druck lindern kann. Sie haben auch während des Abscheidungsprozesses eine äußerst gleichmäßige Temperatur beibehalten, da selbst kleine heiße oder kalte Stellen im Reaktor zu ungleichmäßigem Wachstum führen können.
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3D - DRAM reduziert die Abhängigkeit von Lithographiegeräten, und China's Vorteile treten hervor
Es ist bekannt, dass Samsungs VCT - DRAM voraussichtlich in den nächsten zwei bis drei Jahren als fertiges Produkt auf den Markt kommen soll. 2024 hat SK Hynix ein 3D - DRAM - Prototypprodukt mit einer 5 - Schichten - Stapelstruktur gezeigt, dessen Ausbeute 56,1 % erreichte und das ein gutes industrielles Potenzial aufweist. Micron hat hingegen in der Patentierung von 3D - DRAM einen Vorteil und verfügt über eine Vielzahl von Patenten. Sein technischer Weg besteht hauptsächlich darin, die Form von Transistoren und Kondensatoren neu zu gestalten, ohne die Anordnung der Speicherzellen (Cell) zu ändern.
Es ist bemerkenswert, dass in der Prozessfließkarte des 3D - DRAM die Graphisierungsschritte stark vereinfacht sind, während die schwierigen Ätz - / Abscheidungsprozesse deutlich zunehmen. Der zweidimensionale NAND war einst das Hauptschlachtfeld des Wettbewerbs um Lithographiegenauigkeit, da die Anforderungen an die planare Miniaturisierung der Speicherzellen weit höher waren als bei DRAM und Logikchips. Nach der Umstellung auf die dreidimensionale Architektur hat der NAND durch die Anzahl der Stapelungsschichten die Dichte sprunghaft erhöht, und die Wichtigkeit von tiefen Aspektverhältnisätzen und anderen Verfahren hat zugenommen. Im Trend des 3D - DRAM verschiebt sich der industrielle Wert von Lithographiegeräten hin zu Ätz - und Abscheidungsprozessen.
Derzeit ist das Mainland China bei den Lithographiegeräten beschränkt, während die technischen Merkmale des 3D - DRAM es geradezu ermöglichen, die Abhängigkeit von Lithographiegeräten zu reduzieren. Diese Eigenschaft bietet günstige Bedingungen für die Entwicklung des Mainland Chinas im Bereich des 3D - DRAM. Bei der Forschung und Entwicklung von Schlüsselgeräten haben inländische Unternehmen wichtige Fortschritte erzielt. Zhongwei Corporation hat erfolgreich ein Ätzgerät mit einem Aspektverhältnis von 90:1 entwickelt, das die Anforderungen an die hochpräzise Ätzung bei der Herstellung von 3D - DRAM erfüllen kann und wichtige Gerätestützen für die Entwicklung der inländischen 3D - DRAM - Branche bietet.
Darüber hinaus ist in der 4F² - und 3D - DRAM - Technologie eine wichtige Technologie die vertikale Stapelung von Steuerungsschaltungen (Umgebungsschaltungen wie Sense - Verstärker, WL - Treiber, Decoder usw.). Um die Chipfläche weiter zu reduzieren, müssen die Wafer mit dem DRAM - Zellarray und die Wafer mit der Steuerungsschaltung getrennt hergestellt und dann W2W - gebondet werden. Inländische Bondgerätehersteller wie Qinghe Jingyuan haben Technologien wie Hybridbonding und Bonding bei Raumtemperatur bereits überwunden.
Entsprechend setzen auch inländische Speicherhersteller aktiv auf die Technologien rund um den 3D - DRAM. Die führenden Speicherhersteller haben bereits Patente für DRAM mit Xtacking - Architektur angemeldet. Laut der Website der Nationalen Verwaltung für geistiges Eigentum hat ein Hersteller bereits 2020 ein Patent für DRAM mit Xtacking - Architektur angemeldet. Die Xtacking - Architektur ist die spezifische Architektur für die Herstellung von 3D - NAND - Speichern und verwendet ein dreidimensionales Wafer - Hybrid - Bonding - Verfahren. Laut Patentbeschreibung besteht ein DRAM - Speicher mit Xtacking - Architektur aus einem ersten Wafer mit darin gebildeten Array - Transistoren, einem zweiten Wafer mit darin gebildeten Kondensatorstrukturen und einer Bondgrenzfläche mit mehreren Bondstrukturen zwischen dem ersten und dem zweiten Wafer.
Derzeit wird die Forschung und Entwicklung von 3D - DRAM weltweit parallel vorangetrieben. Chinesische Chiphersteller haben großes Potenzial, in der 3D - DRAM - Branche als potenzielle Umstürzer aufzutreten, da inländische Unternehmen stark motiviert sind, 3D - Technologien zu entwickeln. Die 3D - Technologie ist nicht von fortschrittlicher Lithographietechnologie abhängig, was gut zur gegenwärtigen Entwicklungssituation der chinesischen Halbleiterindustrie passt und China möglicherweise helfen kann, in der globalen Speicherchip - Konkurrenz eine vorteilhaftere Position einzunehmen.