Chinesische FlipFET-Technologie revolutioniert die Chips.

Im Jahr 2025 hat die Halbleiterindustrie offiziell die Ära der GAA (Gate-All-Around) eingeläutet.

Mit der Umsetzung der GAAFET-Technologie hat der Glanz des "nächsten großen Trends in der Logikchip-Branche" auch allmählich nachgelassen.

Samsung hat die GAAFET-Technologie bereits in der 3nm-Prozessierung eingesetzt, und TSMC hat auch angekündigt, dass die im zweiten Halbjahr dieses Jahres in Massenproduktion gehenden 2nm-Chips ebenfalls die GAAFET-Technologie nutzen werden.

Wer wird also nach der GAA-Technologie die Nase vorn haben? Laut dem bisherigen technologischen Weg wäre die CFET (Complementary FET) eigentlich der anerkannte Maßstab für die nächste Generation von Architekturen. Doch mit dem Beginn der VLSI 2025 hat die von der Peking-Universität in China vorgeschlagene FlipFET-Technologie eine größere Aufregung ausgelöst.

Wer folgt nach der GAA-Technologie?

Seit mehr als fünfzig Jahren setzt die Halbleiterindustrie auf eine einfache Formel: Die Transistoren werden kleiner gemacht, mehr Transistoren auf jedem Wafer untergebracht, und dann steigen die Leistung und die Kosteneffizienz sprunghaft an.

In der Ära der 2D-Transistoren war der FinFET der Trendsetter.

Davor war es der MOSFET. Doch als die Gate-Länge sich der Schwelle von 20nm näherte, sank die Stromsteuerung dramatisch, die Leckstromrate stieg, und der traditionelle planare MOSFET erreichte sein Ende.

Im Jahr 2011 hat Intel die FinFET-Technologie erstmals kommerzialisiert und in der 22nm-Prozessierung eingesetzt, was zu einer deutlichen Leistungssteigerung und einer Verringerung des Stromverbrauchs führte. Anschließend haben Hersteller wie TSMC und Samsung der Nachahmung folge geleistet, und die FinFET-Technologie hat sich bemerkenswert bewährt. Um die Leistung der Transistoren zu verbessern und die Fläche weiter zu verkleinern, wurde die FinFET-Architektur auch kontinuierlich verbessert. Ab 16/14nm ist der FinFET zur Standardauswahl geworden.

Mit der Einführung der 5nm-Prozessierung hat der FinFET jedoch an Herausforderungen wie der Stabilität der Finne, der Begrenzung der Gate-Breite und elektrostatischen Problemen zu kämpfen begonnen. Der FinFET hat sich dann noch über zwei Prozessknoten hinweg "mit Reparaturen" durchgekämpft.

Mit dem Beginn der 3nm-Ära hat Samsung die GAAFET-Technologie erstmals eingesetzt, während TSMC eher konservativ vorgeht und die Anwendung in der 2nm-Prozessierung plant.

Was die nächste Generation von dreidimensionalen Transistorstrukturen betrifft, wird der von der IMEC im Jahr 2018 vorgeschlagene Complementary FET (CFET) als ein starker Kandidat angesehen.

Warum wird der CFET benötigt?

Warum wird der CFET benötigt? Sehen Sie sich die folgenden Bilder an.

Mit der fortgesetzten Miniaturisierung der CMOS-Technologie hat sich die Skalierungslogik von der reinen Verkleinerung der Bauelementabstände (z. B. Gate-Abstand, Metallabstand) zu einem kombinierten Modell von "Abstandsverkleinerung + Bahnoptimierung" gewandelt. In diesem neuen Konzept ist die Reduzierung der Anzahl der Finne eine notwendige Designwahl, um die Layoutbeschränkungen aufgrund der erhöhten Bahn-Dichte anzupassen und gleichzeitig Leistung und Stromverbrauch auszugleichen.

Wie in Abbildung 1 gezeigt, sinkt jedoch die Gesamtleistung mit der Verringerung der Anzahl der Finne.

Abbildung 1. Standardzellenskalierung

Abbildung 2 zeigt, dass durch den Übergang vom FinFET zu gestapelten horizontalen Nanoblechen (HNS) die Leistung verbessert bzw. wiederhergestellt werden kann, indem breitere Nanoblechstapel und mehrere Nanobleche vertikal gestapelt werden. Abbildung 3 zeigt jedoch, dass die Skalierung der Nanobleche schließlich zu einer Leistungseinbuße führt, wie auch beim FinFET beobachtet wurde.

Abbildung 2. Vorteile der Nanobleche

Abbildung 3. Skalierungsbeschränkungen der Nanobleche

Wie in Abbildung 4 gezeigt, integriert der CFET GAA-Bauelemente mit unterschiedlichen Leitungskanaltypen (N-FET und P-FET) in vertikaler Richtung in hoher Dichte dreidimensional monolithisch. Im Vergleich zum FinFET und GAAFET überwindet der CFET die Größenbeschränkungen des Abstands der traditionellen N/P-FET-Koplanar-Layouts und kann die Größe der logischen Standardzellen in der integrierten Schaltung auf eine Höhe von 4-T (Track) verkleinern, während gleichzeitig die Fläche der SRAM-Zellen um mehr als 40 % reduziert wird.

Abbildung 4. Stapelmethode des CFET

Wie in Abbildung 5 gezeigt, setzt der CFET die Skalierungsbeschränkungen erneut zurück, da die nFETs und pFETs gestapelt sind und der n-p-Abstand zwischen den Bauelementen vertikal statt horizontal wird, was das Diagramm breiter macht.

Abbildung 5. Verbesserte Skalierung des CFET

Abbildung 6 vergleicht die Leistung von HNS und CFET in Bezug auf die Zellhöhe und hebt die Vorteile des CFET hervor.

Abbildung 6. Leistung von HNS und CFET in Bezug auf die Zellhöhe. Monolithischer CFET und sequenzieller CFET

Laut dem von der IMEC veröffentlichten technologischen Fahrplan könnte die Chip-Prozessierungstechnologie dank des CFET bis 2032 bis auf 5 Ångström (0,5 nm) und bis 2036 bis auf 2 Ångström (0,2 nm) fortschreiten. Hersteller wie TSMC, Samsung und Intel haben bereits Voruntersuchungen und Entwicklungen im Labor durchgeführt.

Die aktuelle Aufregung um die FlipFET-Technologie ist teilweise auf ihre technologischen Vorteile zurückzuführen, die sogar denen des CFET überlegen sind.

FlipFET ist besser als CFET

Bei der VLSI 2024 im Juni letzten Jahres hat das Team von Dr. Wu Heng und der Akademikerin Huang Ru von der Peking-Universität erstmals die FlipFET-Technologie vorgestellt.

Bei der VLSI 2025 in diesem Jahr hat das Team der Akademikerin Huang Ru die neue Generation von dreidimensionalen Transistorstrukturen "Flip FET (FFET)" vorgestellt und erstmals eine dreidimensionale vertikale Integration von 8 Schichten von Transistoren erreicht. Die logische Dichte pro Fläche ist im Vergleich zum traditionellen FinFET um das 3,2-fache erhöht, und der Stromverbrauch ist um 58 % gesenkt. Dieses bahnbrechende Ergebnis wird von der Branche als eines der vielversprechendsten Lösungen zur Fortsetzung des Moore'schen Gesetzes angesehen.

Es gibt grundlegende Unterschiede zwischen der FlipFET- und der CFET-Technologie.

Einer der größten Highlights der FFET-Technologie liegt in ihrem einzigartigen Design mit "zweiseitigem aktiven Bereich + Flip + rückseitige Selbstausrichtung".

Der CFET (Complementary FET) stapelt n-Typ- und p-Typ-Transistoren vertikal auf demselben Wafer und teilt sich dasselbe Gate, um komplementäre Funktionen zu erreichen. Obwohl dieses Design die Fläche erheblich verkleinern kann, erfordert es eine präzise Ausrichtung von mehreren Materialschichten auf demselben Wafer, was die Herstellung äußerst komplex macht.

Im Gegensatz zum CFET, der auf einen komplexen Vorderflächen-Stack-Prozess angewiesen ist, werden bei der FFET-Technologie zunächst n-Typ-Transistoren (z. B. FinFET NMOS) auf der Vorderseite des Wafers hergestellt. Anschließend wird ein weiterer Wafer angebondet, umgedreht und gedünnt, und p-Typ-Transistoren (z. B. FinFET PMOS) werden auf der Rückseite hergestellt. Diese Struktur erfordert keine vertikale Stapelung, sondern trennt die n/p-Bauelemente räumlich durch eine physikalische Drehung, wodurch das Problem der mehrschichtigen Ausrichtung beim CFET von Grund auf vermieden wird.

Welche "hartnäckigen" Probleme des CFET löst die FlipFET-Technologie?

Erstens führt die vertikale Stapelung des CFET leicht zu einer Zunahme der Leckstrompfade, während die zweiseitige Anordnung der FlipFET-Technologie die Drain-Elektroden der n/p-Bauelemente von Natur aus isoliert.

Zweitens erfordert die vertikale Stapelung des CFET eine extrem hohe Genauigkeit bei der Schichtausrichtung. Jede Abweichung führt zu einem starken Anstieg des Widerstands. Die FlipFET-Technologie kann die kritischen Ausrichtungsfehler jedoch innerhalb eines akzeptablen Bereichs halten, indem sie Selbstausrichtungs-Aktive-Bereiche und eine rückseitige Lithografie-Korrekturtechnik nutzt.

Drittens beschränkt der Hochtemperaturprozess des CFET die Auswahl von Metall-Interkonnektivitätsmaterialien, während der Niedertemperaturprozess der FlipFET-Technologie die Verwendung der bewährten Kupfer-Interkonnektivitätstechnologie ermöglicht.

Viertens ist die feste Stapelstruktur des CFET schwer an verschiedene Anwendungsfälle anzupassen, während die FlipFET-Technologie "schrittweise Innovationen" unterstützt. Sie eignet sich nicht nur für die Stapelung von Fin-Strukturen, sondern auch für die nächste Generation von GAA-Nanoblechen und hat eine starke Erweiterbarkeit.

Die Aufmerksamkeit, die die FlipFET-Technologie erhält, bedeutet, dass in der Halbleitertechnologie bald eine Ära eintreten wird, in der integrierte Schaltungen nicht nur auf der Vorderseite, sondern auch auf der Rückseite eines Wafers hergestellt werden können.

Interessanterweise hat TSMC in der neuesten Weiterentwicklung des CFET in der Publikation "Paper 2.5, TSMC’s Fully Functional Monolithic CFET Inverter at 48nm Gate Pitch" im IEDM2024 Press Kit fast gleichzeitig das Konzept einer zweiseitigen Stromversorgung und zweiseitigen Signalverbindung vorgestellt und die Machbarkeit der Wafer-Bonding- und -Flipping-Technologie demonstriert. Dies beweist auch die Machbarkeit der extremen Waferdünnung und zweiseitigen Lithografie, die in der FlipFET-Technologie eingesetzt werden.

Technisch gesehen gibt es jedoch grundlegende Unterschiede zwischen den beiden Ansätzen. Die bestehende Methode des Vorderflächen-CFET mit Rückseiten-Interkonnektivität folgt weiterhin dem traditionellen dreidimensionalen Integrationsansatz des Wafer-Bondings, während die FFET-Technologie eher darauf abzielt, den zweiseitigen Integrationsraum des Wafers effektiv zu nutzen. Dadurch wird der Anwendungsbereich der Bauelement- und Interkonnektivitätsintegration erweitert, und theoret