Wer kann CoWoS ablösen?

In der Ära der Rechenleistung hat sich mit der rapiden Entwicklung der NVIDIA GPU und der AI-Chips der CoWoS-Packaging-Technologie mit ihren einzigartigen Vorteilen rasch etabliert und war für eine Zeit das Zentrum des Interesses in der Branche. Die Marktnachfrage war so hoch, dass der Bedarf nicht gedeckt werden konnte.

Allerdings, mit der fortschreitenden Anwendung der Technologie und der Entwicklung der Branche, entwickelt sich die Chipintegration in Richtung einer systemischen Innovation mit größerer Fläche, höherer Integrationsdichte und kürzerer Interkonnektionslänge. Die CoWoS-Packaging-Technologie zeigt allmählich eine Reihe von Problemen und Herausforderungen, die nicht ignoriert werden können: Die Komplexität des Prozesses treibt nicht nur die Produktionskosten in die Höhe, sondern bringt auch viele Probleme bei der Ausbeutekontrolle und dem Testen mit sich. Gleichzeitig steht sie auch vor ernsten Herausforderungen bei elektrischen Eigenschaften wie Interkonnektionsleistung und Stromversorgungsintegrität. Hinzu kommt die langjährige Kapazitätsengstelle von TSMC. Diese Probleme zusammen sind eine erhebliche Einschränkung für die Branchenentwicklung.

Deshalb richtet die Branche derzeit ihren Blick auf neue Packaging-Technologien und sucht aktiv nach Lösungen, die CoWoS effektiv ersetzen können.

Nach CoWoS: Iteration und Konkurrenz in der Packaging-Technologie

CoPoS: Vom Kreis zum Quadrat

Derzeit wird die CoWoS-Technologie hauptsächlich von TSMC beherrscht. In Bezug auf den kurzfristigen technologischen Evolutionspfad treibt TSMC die CoWoS-Technologie von der bestehenden CoWoS-S/CoWoS-R-Version zur vielversprechenderen CoWoS-L-Technologie voran. Im Vergleich zu den Vorgängermodellen hat die CoWoS-L in Kernindikatoren wie Flexibilität und Wirtschaftlichkeit erhebliche Verbesserungen erzielt.

Allerdings, mit der Vergrößerung der Größe von AI-GPU-Chips und der Anzahl der HBM-Stacks, stößt die CoWoS-Technologie an ihre Grenzen: Die Größe der Fotomaske begrenzt die maximale Packaging-Fläche eines einzelnen Moduls.

Um diese Herausforderung zu bewältigen, ist die Branche der Meinung, dass die CoPoS-Technologie die zukünftige Evolutionsrichtung von CoWoS sein wird. TSMC hat auch klar gemacht, dass es CoPoS als Nachfolger von CoWoS positioniert und plant, CoWoS-L schrittweise durch technologische Iterationen zu ersetzen.

Es ist bekannt, dass CoWoS (Chip-on-Wafer-on-Substrate) eine Wafer-Level-Packaging-Technologie ist, bei der die Chips gestapelt und dann auf einem Substrat verpackt werden, um schließlich 2,5D- oder 3D-Formen zu bilden. Dies reduziert den Chip-Raum und senkt auch die Leistungskosten. CoPoS (Chip-on-Panel-on-Substrate) kann als Panel-Lösung von CoWoS angesehen werden.

Technisch gesehen ist CoPoS eng mit CoWoS verwandt. Der Kernunterschied besteht darin, dass das Silizium-Interposer in CoWoS durch ein Panel-Substrat (d. h. Panel-Level-Redistribution Layer) ersetzt wird. Dieser entscheidende Upgrade ermöglicht es, die bestehenden technologischen Grenzen zu überwinden, größere Packaging-Größen, bessere Flächennutzung und größere Produktionsflexibilität und Skalierbarkeit zu erreichen.

Quelle: manz

Das Kerngedanke von CoPoS ist, "vom Kreis zum Quadrat" zu gehen - die Wafer-Level-Packaging-Technologie wird durch ein großes rechteckiges Panel-Substrat ersetzt, um die unvollständigen Chips am Rand des runden Wafers zu reduzieren.

Diese Designänderung fördert die Integration von mehr Halbleitern in einem einzigen Package, was die Gesamtrechenleistung verbessert und eine höhere Substratnutzung, größere Packaging-Dichte, verbesserte Ausbeuteeffizienz, weniger Randverschwendung und niedrigere Kosten pro Flächeneinheit ermöglicht. Beispielsweise bietet CoPoS Panel-Level-Packaging-Spezifikationen wie 600mm×600mm, 700mm×700mm oder 310mm×310mm mehr Packaging-Raum, höhere I/O-Integration und verbesserte Produktivität, was es zur natürlichen Weiterentwicklung der CoWoS-Plattform macht.

Tatsächlich ist CoPoS nicht einfach die Ersetzung des Silizium-Interposers in CoWoS durch ein Panel, sondern eine umfassende Innovation, die Materialien, Prozesse und Geräte betrifft.

Um diese strukturelle Änderung zu unterstützen, muss der Redistribution Layer (RDL)-Prozess erheblich verbessert werden, um den breiten Packaging-Anforderungen wie mehrlagigem Metallstapel, hoher I/O-Dichte und Multi-Chip-Integration gerecht zu werden.

Zusätzlich zu der Zunahme der Packaging-Fläche und der Leistungsdichte hat TSMC auch fortschrittliche Materialien und Technologien eingeführt, wie Glas-Substrate und Through-Glass-Vias (TGV). Diese Materialien bieten hervorragende Ebenheit, thermische Stabilität und vertikale Interkonnektionsfähigkeit, wodurch die thermische Leistung und die Interkonnektionsflexibilität verbessert werden.

Tatsächlich ist das Glas-Substrat auch sehr wichtig für den CoPoS-Prozess.

Aufgrund seiner Eigenschaften wie niedrigem thermischen Ausdehnungskoeffizienten, hoher mechanischer Festigkeit, Hochtemperaturbeständigkeit und hoher Verdrahtungsdichte wird das Glas-Substrat als die nächste Generation von Substratlösungen für Halbleiter angesehen. Bereits im September 2023 hat Intel seine Bemühungen bei Glas-Kernsubstraten öffentlich bekannt gegeben und glaubt, dass diese Technologie die Grenzen der Chip-Packaging neu definieren wird und für Datencenter, Künstliche Intelligenz und Grafikverarbeitung bahnbrechende Lösungen bieten wird, um die Weiterentwicklung des Moore'schen Gesetzes voranzutreiben. Nachdem Intel die Glas-Substrat-Technologie vorgestellt hat, ist die Branche sehr interessiert und treibt die Hersteller in der Lieferkette an, mehr in diese Technologie zu investieren. Es ist zu erwarten, dass in den nächsten Jahren klare Fortschritte und Durchbrüche zu sehen sein werden.

Betrachtet man den Marktfortschritt, sind sowohl CoWoS als auch CoPoS von TSMC geführte fortschrittliche Packaging-Technologien. Derzeit hat TSMC die Pilotlinie für CoPoS in Betrieb genommen. Es wird berichtet, dass TSMC im Jahr 2026 in seiner Tochtergesellschaft Taisilicon die erste Experimentierlinie für die CoPoS-Packaging-Technologie einrichten wird. Gleichzeitig ist der Standort für die Massenproduktionsfabrik von CoPoS bereits in Chiayi AP7 festgelegt. Das Ziel ist, die Massenproduktion dieser Technologie zwischen Ende 2028 und 2029 zu erreichen. Der erste Kunde wird NVIDIA sein.

Zukunftsmäßig konzentrieren sich sowohl CoWoS als auch CoPoS auf die gemeinsame Optimierung von HBM und Prozessoren. Mit der starken Zunahme der Rechenleistungserfordernisse durch AI werden CoWoS-R/L und CoPoS parallel entwickelt - die erste erfüllt die Anforderungen an eine hohe Leistung, die zweite treibt die Massenproduktion voran und unterstützt gemeinsam die 3D-Packaging-Ökosystem.

Industrie-Riesen fluten in die FOPLP-Spur

In letzter Zeit gibt es viele Nachrichten über die FOPLP-fortschrittliche Packaging-Technologie in der Branche.

• Das von Elon Musk gegründete Unternehmen SpaceX plant, in die Panel-Level-Fan-Out-Packaging (FOPLP)-Technologie einzugreifen und plant, eine eigene Chip-Packaging-Fabrik in Texas zu bauen. Das Substrat hat eine Größe von 700mm×700mm, was die größte Größe in der Branche ist.
• ASE investiert 200 Millionen US-Dollar in die Anschaffung von Geräten und baut in seiner Fabrik in Kaohsiung eine Produktionslinie auf. Es plant, im Dezember dieses Jahres die Probefertigung von FOPLP zu starten.
• NVIDIA plant seit letztem Jahr, die FOPLP-Technologie für seinen GB200 AI-Server-Chip zu verwenden, um das Problem der Kapazitätsengstelle von TSMC's CoWoS-Packaging zu lösen.

Branchenmitglieder geben an, dass FOPLP in der AI-Chip-Packaging-Branche eine der Hauptalternativen zu CoWoS werden könnte.

Um die Panel-Level-Fan-Out-Packaging (FOPLP)-Technologie zu verstehen, muss man zunächst ihren Ursprung kennen - die Fan-Out-Wafer-Level-Packaging (FOWLP)-Technologie. Diese Technologie wurde 2004 von Infineon vorgeschlagen und 2009 in die Massenproduktion gebracht. Anfangs wurde sie nur für Mobilfunk-Basisband-Chips verwendet und stieß bald auf einen gesättigten Markt. Erst 2016 hat TSMC auf der Grundlage von FOWLP die Integrated Fan-Out (InFO)-Packaging-Technologie entwickelt, die erfolgreich in den A10-Prozessoren der Apple iPhone 7-Serie eingesetzt wurde und so die Halbleiterindustrie dazu gebracht hat, die FOWLP-Technologie stärker zu fördern.

Als eine Erweiterung der FOWLP-Technologie hat FOPLP die Kernvorteile der hohen I/O-Dichte und des dünnen Designs von FOWLP übernommen. Der entscheidende Unterschied besteht nur in der Trägerform - von "Wafer" zu "Panel". Dieser Unterschied bringt eine deutliche Verbesserung bei der Größe und der Nutzungsrate mit sich.

Genauer gesagt, ist FOPLP eine technologische Fusion von Fan-Out-Packaging und Panel-Level-Packaging und vereint die Kernvorteile beider Technologien:

• Basierend auf den Eigenschaften des Fan-Out-Packagings kann die Verdrahtung des Redistribution Layer (RDL) die Chipgröße überschreiten und unterstützt mehr externe I/O-Schnittstellen, um eine hochdichte Verbindung und ein dünnes Packaging zu ermöglichen. Dies reduziert die Kosten und erfüllt die Anforderungen an die Leichtigkeit und Dünnheit der Produkte.
• Dank der Vorteile des Panel-Level-Packagings kann ein Metall-, Glas- oder Polymer-Material als Träger verwendet werden, um eine größere Packaging-Größe und eine höhere Produktionsflexibilität zu erreichen. Die Flächennutzung beträgt über 95%, was deutlich höher ist als die 85% der traditionellen Wafer-Level-Packaging. Es hat auch die Eigenschaften einer starken Massenproduktionsfähigkeit, niedrigen Kosten und kurzen Zyklus. Im Vergleich zu runden Wafern kann die Kosten des Panel-Packagings um über 20% gespart werden.

Mit der Entwicklung der Künstlichen Intelligenz-Technologie wird die Nachfrage nach der Packaging von großen Chips immer deutlicher. Deshalb wird FOPLP von der Branche breite Aufmerksamkeit geschenkt.

Als die beiden Haupttechnologien des Fan-Out-Packagings haben FOWLP und FOPLP unterschiedliche Entwicklungspfade: FOWLP konzentriert sich auf das direkte Packaging von Wafern und zielt auf eine kleinere Größe und eine höhere Integrationsdichte ab. Es eignet sich für große Chips wie CPU, GPU und FPGA. FOPLP erfüllt durch das Panel-Level-Packaging die Anforderungen an eine breitere Palette von Anwendungen, einschließlich Hochleistungs- und Starkstrom-Halbleitern, und erfordert keine fortschrittlichen Prozesse und Geräte. Die technologische Schwelle ist niedriger.

Es ist zu beachten, dass die FOPLP-Packaging-Technologie eng mit dem Panel-Prozess verbunden ist, aber es Unterschiede in der Prozessstrategie und der Leistungsanwendung im Vergleich zu CoPoS gibt:

Statistiken von der Marktanalyseagentur Yole zeigen, dass der Markt von FOPLP im Jahr 2022 etwa 41 Millionen US-Dollar betrug und es voraussichtlich eine durchschnittliche jährliche Wachstumsrate von 32,5% in den nächsten fünf Jahren geben wird. Bis 2028 wird er auf 221 Millionen US-Dollar ansteigen. In Zukunft, mit der Einrichtung und Förderung von mehr Herstellern und einer höheren Ausbeute, die bessere Kosteneffizienz bringt, wird FOPLP möglicherweise in den nächsten Jahren wachsen.

Angesichts des großen Marktpotenzials betrachtet die Branche derzeit das Panel-Level-Packaging als das Schlüsselbattlefeld für die nächste Generation von fortschrittlichen Packaging-Technologien. Dies hat die großen Unternehmen dazu veranlasst, sich in die FOPLP-Packaging-Technologie zu engagieren.

●Große Unternehmen fluten in die FOPLP-Spur

ASE hat sich bereits seit langem in der FOPLP-Branche engagiert. Vor zehn Jahren hat es die Forschung und Entwicklung in diesem Bereich begonnen. Es hat zunächst die Technologie mit einer Größe von 300mm×300mm validiert. Nachdem die Probefertigung erfolgreich war, hat es die Größe auf 600mm×600mm erhöht und im vergangenen Jahr die Bestellung von Geräten aufgegeben.

Im Februar dieses Jahres hat Wu Tianyu, der Betriebsleiter von ASE Technology Holding, angekündigt, dass 200 Millionen US-Dollar in die Errichtung einer FOPLP-Massenproduktionslinie in seiner Fabrik in Kaohsiung, Taiwan,