Chip, neueste Roadmap

In letzter Zeit hat der YouTube - Blogger @TechTechPotato in einem Video den Halbleiterprozessstraßenplan, der von IMEC (Interuniversitair Micro-Elektronica Centrum) veröffentlicht wurde, ausführlich geteilt und interpretiert.

Es ist allgemein bekannt, dass IMEC als globaler Kernhub für die Forschung und Entwicklung von Halbleiterprozessen dank seines Spitzenforschungsteams, fortschrittlicher Infrastruktur und eines einzigartigen Modells der kooperativen Innovation zwischen Industrie, Universität und Forschungseinrichtungen die technologische Entwicklung der Branche seit langem vorantreibt. Seine Autorität und Voraussichtsfähigkeit im Halbleiterbereich werden von der Branche hoch geschätzt.

Deshalb zeigt die Vorhersage von IMEC über den zukünftigen Straßenplan des Halbleiters nicht nur seine tiefgreifende Einsicht in die Branchentrends, sondern bietet auch wertvolle Orientierung für globale Halbleiterunternehmen und Forschungsinstitute. Im Folgenden wird dieser Artikel sich auf diesen neuesten Straßenplan konzentrieren und seine Vorhersagen und Aussichten für die zukünftige Entwicklung der Halbleitertechnologie tiefgehend analysieren.

Interpretation des IMEC - Straßenplans

IMEC hat kürzlich seinen Straßenplan bis 2039 aktualisiert. Dieser Straßenplan prognostiziert die Entwicklung der Prozessknotentechnologie in den nächsten 14 Jahren, einschließlich der neu auftauchenden Technologien und der Entwicklung der Prozessknoten.

Der von IMEC prognostizierte Straßenplan bis 2039 (Quelle: YouTube - Blogger @TechTechPotato)

Darunter erklärt IMEC detailliert, wie die Entwicklungstrends und der Evolutionsverlauf von Technologien wie Chip - Prozessknoten, Transistorarchitekturen, Chip - Interkonnektionsarchitekturen, Rückseitenversorgungstechnologie, EUV - Lithographiegeräten und 2D - Materialien vorhergesagt werden, sowie die Schwierigkeiten und Herausforderungen bei der Übertragung dieser Technologien aus dem Labor in die industrielle Produktion.

Lasst uns nun die Geheimnisse hinter diesem Straßenplan für die zukünftige Entwicklung der Halbleiterbranche entdecken.

Zuerst: Kennen Sie die Benennungsmethode der Chip - Prozessknoten

Zurzeit sind 7 - Nanometer, 5 - Nanometer und 3 - Nanometer - Chips die Hauptstromtechnologien für fortschrittliche Prozessoren. Wenig bekannt ist jedoch, dass diese Zahlen längst die eigentliche Bedeutung der physikalischen Größe verloren haben und zu einer etablierten Benennungssymbolik geworden sind.

Betrachten wir die Entwicklung des Chip - Prozesses. In der frühen Zeit der planaren Transistoren entsprachen die Zahlen der Prozessknoten tatsächlich den physikalischen Größen wie der Gate - Abstand und der Linien - zu - Linien - Abstand der Transistoren. Benennungen wie 90 Nanometer und 65 Nanometer spiegelten direkt die kleinsten Merkmalsgrößen bei der Chipherstellung wider. Mit der Annäherung der Halbleitertechnologie an die physikalischen Grenzen und der Einführung von FinFET (Fin - Field - Effect - Transistor) anstelle der planaren Transistoren, die den Chip von einer zweidimensionalen Struktur zu einer dreidimensionalen Architektur gebracht haben, hat diese Benennungslogik begonnen zu zerbrechen.

Quelle: YouTube - Blogger @TechTechPotato

Durch die vertikale Stapelfolge der dreidimensionalen Transistoren wird die Leistung der Transistoren erheblich verbessert. Die Leistungssteigerung beruht nicht mehr nur auf der Größenverkleinerung, sondern auf der architektonischen Innovation und der Optimierung der Dichte. In der neuen Technologiepfad wird die Leistung des Chips eher durch die architektonische Innovation und die Dichteoptimierung als durch die traditionelle physikalische Größenverkleinerung verbessert.

Quelle: YouTube - Blogger @TechTechPotato

Heute ist die Benennung der Chip - Prozessknoten im Wesentlichen eine fortschreitende Bezeichnung im Konzept des "äquivalenten planaren Transistors". Es ist ein Konsens in der Halbleiterbranche, der auf historischen Benennungshabitaten und der Marktperzeption basiert. Obwohl "3 Nanometer" und "5 Nanometer" nicht mehr dem tatsächlichen Gate - Abstand oder der kleinsten Merkmalsgröße entsprechen, repräsentieren diese Zahlen immer noch die Branchenstandards für die technologische Fortschrittlichkeit und sind wichtige Markierungen für die Generationenentwicklung der Chipherstellungsprozesse.

Das Ende der FinFET - Ära

Der oben genannte Straßenplan ist die Benennungsmethode von IMEC, die sich von der von TSMC, Samsung oder Intel für die Prozessknoten unterscheidet. Aus dem aktualisierten Straßenplan von IMEC geht hervor, dass zwischen 2018 und 2025 die Entwicklung der Prozessknoten N7, N5, N3 und N2 stattfand.

Es ist bemerkenswert, dass sich mit der Entwicklung von N3 zu N2 die Transistorarchitektur von FinFET (Fin - Field - Effect - Transistor) allmählich zu NanoSheet - Transistorarchitekturen entwickelt.

Wenn wir die Entwicklung der Halbleiterprozessierung betrachten, waren planare Transistoren über einen langen Zeitraum vorherrschend.

Mit der Entwicklungstrend der Halbleiterindustrie gewann die Idee, möglichst viele Transistoren auf einer bestimmten Fläche unterzubringen, an Bedeutung. Daraus entstand die Vorstellung, die Gesamtgröße zu verkleinern, wobei die Gate - Größe der Schwerpunkt der Verkleinerung war.

Planare Transistoren sind jedoch aufgrund ihrer physikalischen Struktur eingeschränkt. Sie können den Stromfluss nur auf einer Seite des Gates steuern, und die Gate - Breite kann nicht unbegrenzt verkleinert werden. Wenn die Breite auf etwa 20 nm abnimmt, sinkt die Stromsteuerungskapazität des Gates dramatisch. Die Branche spricht von dem sogenannten "Kurzkanaleffekt", der durch die Verkürzung der Kanalänge verursacht wird. Dadurch tritt ein schwerwiegender Stromleckage - Phänomen auf, was schließlich zu einem unkontrollierten Anstieg der Wärmeentwicklung und des Stromverbrauchs des Chips führt.

So ist die traditionelle planare MOSFET - Struktur an ihre Grenzen gestoßen. Um das Moore'sche Gesetz weiter aufrechtzuerhalten, hat Professor Hu Zhengming um das Jahr 2000 die FinFET - Architektur vorgeschlagen.

Intel hat 2011 erstmals eine kommerzielle FinFET - Prozesstechnologie eingeführt und diese Technologie in seinem eigenen 22 - nm - Prozess eingesetzt. Dies hat die Leistung erheblich verbessert und den Stromverbrauch gesenkt. Danach haben andere globale Hersteller wie TSMC und Samsung ebenfalls die FinFET - Technologie übernommen und großen Erfolg erzielt. Seit 16/14 nm ist FinFET zur Hauptwahl für Halbleiterbauelemente geworden und hat die Entwicklung von mehreren Generationen von Halbleiterprozessen von 22 nm bis 5 nm und sogar 3 nm vorangetrieben.

Das größte Merkmal von FinFET ist, dass die Transistorstruktur von planar zu dreidimensional wird. Die Gate - Form wird verändert, und das Gate wird in eine 3D - Architektur ähnlich einer Fischflosse gestaltet, die auf beiden Seiten des Schaltkreises den Stromfluss steuert. Dies erhöht die Kontaktfläche zwischen Source und Gate erheblich, verringert die Gate - Breite und den Leckstrom, und erhöht die Raumausnutzung der Transistoren.

Seit der kommerziellen Einführung der FinFET - Prozesstechnologie im Jahr 2011 wird die Architektur ständig verbessert, um die Leistung zu erhöhen und die Fläche zu verkleinern. Ab dem 5 - nm - Knoten wird es jedoch immer schwieriger, die Chipgröße auf der Grundlage der FinFET - Struktur zu verkleinern, auch wenn EUV - Lithographie eingesetzt wird.

Bei der Weiterentwicklung zu fortschrittlichen Prozessknoten werden die Grenzen der FinFET - Chip - Prozessknoten immer deutlicher. Wenn der Prozess auf noch kleinere Größen abzielt, insbesondere beim Übergang zu 2 - nm - Knoten und darunter, stellt der Quantentunnelungseffekt eine enorme Herausforderung dar. Bei einer extrem dünnen Gate - Dielektrikumsschicht werden die Quanteneigenschaften der Elektronen stärker, der Tunnelstrom nimmt stark zu, was zu einem starken Anstieg des Leckstroms, einem erhöhten Stromverbrauch und einer Beeinträchtigung der Leistung und Zuverlässigkeit der Transistoren führt.

Die traditionelle FinFET - Struktur kann diese Probleme nicht mehr effektiv bewältigen, was die Branche dazu zwingt, nach neuen Lösungen zu suchen.

Das Zeitalter der NanoSheet: Neue Aufwertung von Materialien, Geräten und Technologien!

Vor diesem Hintergrund ist die NanoSheet - Transistorarchitektur entstanden.

Der IMEC - Straßenplan weist auch darauf hin, dass mit dem N2 - Prozessknoten das Zeitalter der NanoSheet - Architektur beginnen wird.

Im Vergleich zu FinFET verwendet NanoSheet eine Gate - All - Around (GAA) - Struktur. Der leitende Kanal wird von einem Material mit hoher Dielektrizitätskonstante oder einem Metallgate allseitig umgeben. Selbst wenn der Kanal verkürzt wird, kann die Steuerungskapazität des Gates für den Kanal erheblich verbessert werden, und das Problem des Leckstroms, das durch den Quantentunnelungseffekt verursacht wird, kann effektiv unterdrückt werden. Darüber hinaus kann NanoSheet durch das vertikale Stapeln mehrerer leitender Kanäle einen höheren Antriebsstrom als FinFET bei gleicher Größe liefern, was eine neue Richtung für die Leistungssteigerung und die Prozessverkleinerung von Chips bietet und die Halbleiterbranche möglicherweise aus der gegenwärtigen Schwierigkeit heraushelfen und die Chiptechnologie in Richtung höherer Leistung und geringerem Stromverbrauch vorantreiben wird.

Tatsächlich hat die Umstellung von Samsung und Intel auf die GAA - Technologie vor einigen Jahren bereits gezeigt, dass FinFET in fortschrittlicheren Knoten an sein Ende geht und allmählich von der GAA - Architektur ersetzt wird.

TSMC hat auch auf der Nordamerikanischen Technologietagung 2025 seine A14 - Herstellungstechnologie (1,4 - Nanometer - Klasse) vorgestellt und zugesichert, dass diese Technologie in Bezug auf Leistung, Stromverbrauch und Transistordichte deutlich besser als seine N2 - Technologie (2 Nanometer) sein wird.

TSMC hat angegeben, dass der neue Knoten auf der zweiten Generation von Gate - All - Around (GAA) - NanoSheet - Transistoren basieren wird und durch die NanoFlex Pro - Technologie weitere Flexibilität bieten wird. Es wird erwartet, dass A14 2028 in die Massenproduktion gehen wird, aber keine Rückseitenversorgung unterstützen wird. Eine Version von A14 mit Rückseitenversorgung ist für 2029 geplant.

Man kann sehen, dass die Umstellung von FinFET auf die NanoSheet - Gate - All - Around - Technologie eine weitere Möglichkeit ist, die Leistung der Transistoren zu verbessern, indem das Gate um den Kanal herum angeordnet wird.

Die High - NA - EUV - Lithographie tritt auf die Bühne

Zur gleichen Zeit geht aus dem IMEC - Straßenplan hervor, dass sich bei der Entwicklung von N2 zu A14 auch die Lithographiegeräte, die für die Herstellung dieser fortschrittlichen Prozesschips benötigt werden, von 0,33 - NA - EUV zu 0,55 - NA - EUV entwickeln.

Bei der Entwicklung der Halbleiterprozesse ist die Einführung der ersten Generation von FinFET - Transistortechnologie früher als die Verbreitung der EUV - Lithographietechnologie gewesen. Bei der Iteration der Prozessknoten von N5 zu N3 und N2 ist die Standard - EUV - Technologie (0,33 - NA - EUV) zum Kernbestandteil der FinFET - Architektur geworden. Obwohl die Kosten eines einzelnen EUV - Lithographiegeräts zwischen 150 und 200 Millionen US - Dollar betragen, ist seine Fähigkeit, nanoskalige Muster zu übertragen, die durch die Extreme - Ultraviolett - Lithographie erreicht wird, immer noch der Schlüssel für die Steigerung der Chipdichte und - leistung in fortschrittlichen Prozessen.

Mit der Übergang zur NanoSheet - Architektur steht die Halbleiterbranche vor einer weiteren Revolution der Lithographie - Technologie: Die High - NA - EUV - Technologie (0,55 - NA) wird allmählich die Standard - EUV - Technologie ersetzen.

Hier bestimmt die numerische Apertur (NA) im Wesentlichen die Auflösungsgrenze des Lithographiesystems: Die Standard - EUV - Technologie mit 0,33 - NA erreicht durch eine Wellenlänge von 13,5 nm im Extreme - Ultraviolett - Bereich und die Mehrfachbelichtungstechnik eine Merkmalsgröße von 3 nm. Die High - NA - EUV - Technologie erhöht die numerische Apertur auf 0,55 und kann in Kombination mit einem komplexeren optischen System direkt feine