Die chinesischen einheimischen Speicherchips holen mit erstaunlicher Geschwindigkeit auf: Der technische Rückstand beträgt bei NAND etwa 1 Jahr, bei DRAM etwa 2 Jahre und bei HBM etwa 3 Jahre

Die neueste Bewertung des Koreanischen Halbleiterindustrieverbands zeigt, dass die technologische Kluft zwischen chinesischen Speicherchipherstellern und führenden Herstellern schnell schrumpft. Yangtze Memory Technologies (YMTC) liegt bei NAND-Flash nur etwa 1 Jahr zurück; ChangXin Memory Technologies (CXMT) liegt bei DRAM etwa 2 Jahre und bei HBM etwa 3 Jahre zurück. Vor nicht allzu langer Zeit wurde diese Kluft allgemein noch auf etwa 5 Jahre geschätzt.

Die Korea JoongAng Daily zitiert Aussagen des Koreanischen Halbleiterindustrieverbands wie folgt:

„Die technologische Kluft zwischen Südkorea und China im Bereich der Speicherchips hat sich verkleinert: 3 Jahre im HBM-Bereich, 2 Jahre im DRAM-Bereich und 1 Jahr im NAND-Flash-Bereich.“

Das Überraschendste an dieser Veränderung ist das Ausmaß und die Geschwindigkeit, mit der die chinesische Halbleiterindustrie aufholt.

NAND: YMTC wird die Kluft voraussichtlich auf etwa 1 Jahr verkleinern

Samsung und SK Hynix begannen 2025 mit der Produktion von 300-Schicht-NAND-Flash, während YMTC zu diesem Zeitpunkt 270-Schicht-NAND herstellte. Bis 2027 wird YMTC voraussichtlich auf 400-Schicht-NAND umsteigen, dann könnte die Kluft zu Samsung und SK Hynix auf nur etwa 1 Jahr schrumpfen.

DRAM: CXMT liegt etwa 2 Jahre zurück

Samsung und SK Hynix begannen 2023 mit der Herstellung von DDR5-Speicher, während CXMT erst 2025 mit der Produktion von DDR5-Speichermodulen begann, was einer Differenz von etwa zwei Jahren entspricht. Allerdings hat CXMT bereits die Serienproduktion von LPDDR5X aufgenommen und hat kürzlich mit der Herstellung von LPDDR6 begonnen.

HBM: CXMT liegt etwa 3 Jahre zurück

Im Bereich HBM liegt CXMT derzeit etwa 3 Jahre zurück. Das Unternehmen hat gerade die Probeproduktion von HBM3E-Modulen aufgenommen, aber die Ausbeute beträgt nur etwa 25 %. Dieser DRAM-Hersteller arbeitet noch hart daran, die Technologie der durch Silizium durchgeführten Durchkontaktierungen (TSV) für die vertikale Verbindung von Speicherstapeln zu meistern.

Es wird berichtet, dass CXMT beim Aufbau von HBM3E-Stapeln auf dem G4-Prozess Ideen aus dem X-Stacking-3D-NAND-Konzept von YMTC übernommen hat. Dieses Konzept stützt sich nicht vollständig auf herkömmliche Mikrobuckles zum Verbinden der gestapelten DRAM-Chips, sondern nutzt die Kupfer-Kupfer-Hybridbindungstechnologie, um die Kupferverbindungen zwischen den Wafern zu verschmelzen, wodurch die Schaltungspfade zwischen den gestapelten DRAM-Schichten verkürzt werden. Entscheidend ist, dass diese Architektur es CXMT und YMTC ermöglicht, wettbewerbsfähige HBM-Architekturen herzustellen, ohne auf extreme Ultraviolett (EUV)-Lithografiegeräte angewiesen zu sein.

CXMT wird voraussichtlich in diesem Jahr einige inländische DUV-Lithografiegeräte von Herstellern wie Shanghai Aisign und Yuliangsheng (Transkription) erhalten. Allerdings stehen diese Hersteller von DUV-Geräten noch vor Engpässen, insbesondere bei Projektionsobjektiven und Lichtquellen.

Kapazitätserweiterung: CXMT verfolgt ehrgeizige Ziele

CXMT erweitert seine Produktionskapazität aktiv. Das Unternehmen plant, bis Ende 2026 eine monatliche Kapazität von 300.000 Wafern über drei 300-Millimeter-DRAM-Waferfabriken zu erreichen, wobei jede Fabrik eine monatliche Kapazität von etwa 100.000 Wafern hat. Darüber hinaus wird seine monatliche HBM-Waferkapazität bis Ende 2026 voraussichtlich etwa 50.000 Wafer betragen.

Derzeit baut CXMT zwei neue Waferfabriken in Shanghai und Hefei. Nach Inbetriebnahme dieser Fabriken wird seine monatliche Kapazität auf 600.000 Wafer ansteigen. Tatsächlich wird CXMT voraussichtlich vor 2030 Micron im Serienproduktionsumfang übertreffen.

Technologischer Weg: HKMG und fortschrittlichere Knoten

Um die Einschränkungen der Prozessminiaturisierung zu überwinden, verwendet CXMT offenbar die Technologie der hochpermittiven Metallgates (HKMG). Diese Technologie ersetzt alte siliziumbasierte Isolatoren durch Materialien wie Hafniumdioxid (HfO₂), was nicht nur den Stromleckstrom und die damit verbundene Wärmeverschwendung unterdrücken kann, sondern auch die Energieeffizienz verbessert und den Weg für höhere Geschwindigkeiten ebnet – da Transistoren ihren Zustand schneller wechseln können als bei Verwendung von Polysilizium-Gates.

Angesichts der Tatsache, dass CXMT diese Technologie bereits auf seinen G4-DRAM-Herstellungsprozess (der allgemein als 1z-Knoten gilt) sowie auf LPDDR5X-Produkte angewendet hat, lässt sich vernünftig schließen, dass das Unternehmen bald auf den fortschrittlicheren 1a-Knoten umsteigen wird. Diese Wahrscheinlichkeit wird noch größer, da CXMT bereits den nächsten Generation 15-nm-G5-DRAM-Herstellungsprozess entwickelt.

Ausblick auf die Kapazität von YMTC

Was YMTC betrifft, so wird seine Kapazität bis Anfang 2027 voraussichtlich 300.000 Wafer pro Monat erreichen, wobei ein Teil davon für die Herstellung von LPDDR verwendet wird. Nachdem die beiden neuen Waferfabriken von YMTC 2027 in Betrieb genommen werden, wird seine Gesamtkapazität bis 2028 auf 450.000 bis 500.000 Wafer pro Monat ansteigen. Im Vergleich dazu wird die NAND-Kapazität von Samsung bis Ende 2027 voraussichtlich 350.000 Wafer pro Monat betragen.

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