Der Chip ist überhitzt.

KI-Chips werden immer größer und erzeugen immer mehr Wärme.

In den vergangenen Jahren hat die Chipindustrie zahlreiche Lösungen entwickelt, um die KI-Rechenleistung weiter zu steigern. Da die Miniaturisierung von Transistoren zunehmend schwieriger wird, kommt Chiplet zum Einsatz. Wenn ein einzelner Die nicht mehr alle Komponenten aufnehmen kann, werden mehrere Rechenchips über CoWoS zusammengeführt. Wenn die Bandbreite des On-Chip-Speichers nicht ausreicht, wird der HBM stetig erweitert. Sobald die Datenübertragung zwischen Chips zum Engpass wird, werden Technologien wie NVLink, UALink und sogar CPO weiterentwickelt.

Aber all diese Technologien verlagern das Problem letztendlich auf eine zunehmend unumgängliche physikalische Einschränkung: Wärme.

Auf der SEMICON Taiwan 2026 hat James Chen, Leiter der Forschung und Entwicklung für fortschrittliche Verpackungen bei TSMC, eine beeindruckende Datengruppe vorgestellt. Nach den von ihm offengelegten Erwartungen zur technologischen Entwicklung wird der Umfang der CoWoS-Verpackung von etwa dem 3,3-fachen der Maskengröße auf über das 14-fache zwischen 2024 und 2029 ansteigen, die Anzahl der Rechentransistoren in einer einzelnen Verpackung kann um etwa das 48-fache zunehmen, und die gesamte HBM-Bandbreite wird um mehr als das 34-fache steigen. Damit einher geht ein rascher Anstieg des Stromverbrauchs von KI-Systemen und fortschrittlichen Verpackungen. Laut relevanten Informationen erwartet TSMC, dass der Stromverbrauch von KI-Systemen in den nächsten fünf Jahren um etwa das 6-fache steigen könnte, wobei der Stromverbrauch fortschrittlicher KI-Verpackungen allmählich von mehreren hundert Watt auf ein Niveau von etwa 4,1 kW ansteigen wird.

Die KI-Chipindustrie steht vor einem zunehmend schwierigen Problem: Chips können weiter erweitert werden, HBM kann weiter ergänzt werden und Verpackungen können immer größer gestaltet werden – aber wie lässt sich die von diesen Transistoren erzeugte Wärme effektiv abführen? Die Wärmeabfuhr wandelt sich allmählich von einem Begleitproblem von KI-Servern zu einer grundlegenden technologischen Frage, die bestimmt, ob sich die nächste Generation von KI-Chips weiterentwickeln kann.

KI-Chips treten in die Ära des Thermal Scaling ein

Blickt man auf die Halbleiterindustrie der letzten Jahrzehnte zurück, so basiert die Leistungssteigerung zu einem großen Teil auf Scaling.

Die erste Phase ist die Transistor-Miniaturisierung (Transistor Scaling). Transistoren werden immer kleiner, von 28 nm, 16 nm über 7 nm, 5 nm, 3 nm, 2 nm bis hin zu Angström-Ebenen, sodass mehr Transistoren pro Flächeneinheit untergebracht werden können.

Als fortschrittliche Fertigungsverfahren jedoch immer teurer wurden und die Größe einzelner Chips durch Einschränkungen wie die Maskengrenze begrenzt ist, begann die Industrie nach einer zweiten Erweiterungsmethode zu suchen: Verpackungserweiterung (Packaging Scaling). Chiplet, 2,5D, 3D IC, CoWoS, HBM und Hybrid Bonding lösen im Wesentlichen dasselbe Problem: Da ein einzelner Chip nicht unbegrenzt vergrößert werden kann, werden mehr Chips zusammengeführt.

Der von TSMC in diesem Jahr veröffentlichte Fahrplan für fortschrittliche Verpackungen zeigt, dass die CoWoS-Planung mit der 14-fachen Maskengröße bis 2028 etwa 10 große Rechenchips und 20 HBM-Stapel integrieren kann. Bis 2029 wird die 14-fache Maskengröße weiter durchbrochen und gleichzeitig die SoW-X-System-in-Wafer-Technologie mit einem Umfang von etwa dem 40-fachen der Maskengröße vorangetrieben.

Aber nach der weiteren Erweiterung der Verpackung tritt eine neue physikalische Einschränkung zunehmend in den Vordergrund. In einer Verpackung können 10 Rechenchips und 20 HBM untergebracht werden – das bedeutet jedoch nicht, dass diese Chips uneingeschränkt gleichzeitig mit voller Last betrieben werden können. Die zentrale Frage, die letztendlich die Obergrenze der Leistung bestimmt, lautet: Kann die von diesen Transistoren erzeugte Wärme rechtzeitig abgeführt werden?

Daher befinden sich KI-Chips höchstwahrscheinlich in einer dritten Erweiterungsphase: Wärmemanagement-Erweiterung (Thermal Scaling). Sie löst nicht die Frage „Wie viele Transistoren können noch untergebracht werden?“, sondern: Wie viele Watt an Rechenleistung können in derselben Fläche und demselben Volumen sicher betrieben werden?

Dies führt zu einer sehr bemerkenswerten Veränderung im Wettbewerb um die Leistung von KI-Chips: Wir achten nicht nur auf die Anzahl der Transistoren pro Flächeneinheit, nicht nur auf die Bandbreite in TB/s, den Abstand der Bumps und die Die-to-Die-Bandbreite, sondern zunehmend auch auf einen Indikator, der früher hauptsächlich im Bereich der Wärmetechnik verbreitet war: W/cm², also die Wärmemenge in Watt, die pro Flächeneinheit verarbeitet werden kann.

Auf einer Konferenz für Flüssigkühlungstechnologie im Rahmen der NVIDIA GTC 2026 gab Supermicro bekannt, dass die Leistung von Serverschränken in den letzten Jahren rasch von etwa 45 kW angestiegen ist, während das Referenzarchitekturmodell Vera Rubin pro Schrank etwa 227 kW erreichen kann. Nach den vorgestellten Plänen könnte die nächste Stufe sogar auf ein Niveau von 400–500 kW ansteigen und langfristig weiter zu Megawatt-Schränken übergehen. Supermicro gab zudem an, dass Vera Rubin eine 100-prozentige Flüssigkühlung erfordert.

Ein 600-W-GPU kann mit großen Kühlkörpern oder Coldplates gekühlt werden. Wenn eine Verpackung jedoch schließlich zehn große Rechenchips und 20 HBM integriert und der Stromverbrauch auf mehrere Kilowatt ansteigt, steigt der Druck auf die herkömmlichen Wärmeabfuhrpfade rasch an.

Eine im Juli 2026 in der Zeitschrift *Applied Thermal Engineering* veröffentlichte Studie zum Wärmemanagement von 2,5D-Verpackungen hat eine realistische Teststruktur mit Epoxid-Moldmasse und RDL aufgebaut, um das Problem der thermischen Kopplung zwischen Chiplets bei einer Gesamtleistung von etwa 948 W und einer Wärmestromdichte von 400 W/cm² zu untersuchen. In der Arbeit wird die „Unterdrückung des thermischen Übersprechens zwischen verschiedenen Chiplets“ als wichtiges Ziel der Mikrokanalkühlung aufgeführt.【1】

Daher verlagert sich das Wärmeabfuhrproblem nun stetig in den vorgelagerten Bereich der Fertigung. Der aktuelle Trend zeigt: Logikchips, Speicher, fortschrittliche Verpackungen und Gerätehersteller integrieren das Wärmemanagement gleichzeitig in die Halbleiterfertigungsprozesse.

TSMC setzt auf Microchannel –

Die Wärmeabfuhr rückt den Transistoren immer näher

Auf der SEMICON Taiwan 2026 stellte James Chen die Mikrokanalkühlung (Microchannel Cooling) als eine der wichtigen technologischen Richtungen für zukünftige hochenergetische KI-Fortschrittsverpackungen vor. Laut Berichten von TrendForce hat seine Forschungsstruktur bereits eine Wärmeabfuhrkapazität von über 5 kW demonstriert, um zukünftige fortschrittliche KI-Verpackungen mit einem Stromverbrauch von 4 kW oder mehr zu bewältigen.

Bevor wir auf die Mikrokanalkühlungstechnologie eingehen, werfen wir zunächst einen Blick auf die aktuellen Probleme der Wärmeabfuhr.

Blickt man auf die letzten Jahrzehnte zurück, so hat sich das grundlegende Konzept der Chip-Wärmeabfuhr nicht grundlegend geändert: Die Wärme wird so weit wie möglich vom Siliziumwafer nach außen übertragen und anschließend durch Luft oder Flüssigkeit abgeführt.

Frühe Rechenzentren waren hauptsächlich auf Luftkühlung angewiesen. Nachdem der Chip Wärme erzeugt hat, wird diese über wärmeleitende Materialien, Wärmeverteilerdeckel und große Kühlkörper an die Luft übertragen und dann über Lüfter und Klimaanlagen im Rechenzentrum abgeführt.

Als die GPU in die Ära von mehreren hundert Watt eintrat, verbreitete sich die direkte Flüssigkühlung rasch. Der typische Wärmeabfuhrpfad einer Coldplate lautet ungefähr: Siliziumwafer → Wärmeleitfähiges Grenzflächenmaterial → Wärmeverteilerdeckel → Wärmeleitfähiges Grenzflächenmaterial → Coldplate → Kühlflüssigkeit. Im Vergleich zu Luft kann Flüssigkeit eine höhere Wärmestromdichte bewältigen, aber es besteht nach wie vor ein unauflösbares Problem: Zwischen Chip und Kühlflüssigkeit befinden sich mehrere Materialgrenzflächen. Jede dieser Grenzflächen bedeutet einen zusätzlichen Wärmewiderstand.

Eine Studie von IBM zum Wärmemanagement fortschrittlicher Chips weist darauf hin, dass herkömmliche Flip-Chip-Verpackungen die Wärme normalerweise über die Rückseite des Chips an die Flüssigkühlplatte abführen, wobei ein Kupferdeckel und wärmeleitfähiges Grenzflächenmaterial für mechanischen Schutz und Wärmeübertragung sorgen. Das Entfernen einer wärmeleitenden Grenzfläche oder das Annähern der Coldplate direkt an den Die kann den Wärmewiderstand weiter senken. IBM geht davon aus, dass die Zwischenschichtkühlung die einzige volumetrische Kühlungslösung ist, die sich mit der Anzahl der Chips in einem Chipstapel erweitern lässt (Abbildung a unten), sodass eine extrem hohe 3D-Integrationsdichte erreicht werden kann. Da sich in der Nähe des durch den Fluidkanal des Chipstapels fließenden Kühlwassers elektrische Verbindungen befinden, sind spezielle Dichtstrukturen wie Ringstrukturen erforderlich. Die Zweiphasenkühlung kann diese Komplexität verringern. Trotzdem muss die Verpackung auch unter hohem Druck die strukturelle Integrität gewährleisten (Abbildung 4b, c).【2】

a) Schematische Darstellung der Topologie der Zwischenschichtkühlung. b) Zwischenschicht-Kühlmodul. c) Querschnitt eines rasterelektronenmikroskopischen Bildes eines Chipstapels mit Zwischenschichtkühlung, bei dem TSV in die Wände der Mikrokanäle eingebettet sind. (Quelle: IBM)

Aus ingenieurtechnischer Sicht ist es daher logisch, die Kühlstruktur weiter in Richtung des Siliziumwafers zu verschieben, da die externe Coldplate noch zu weit von den Transistoren entfernt ist.

Microchannel Cooling, also die Mikrokanalkühlung, gewinnt vor genau diesem Hintergrund zunehmend an Bedeutung. Ihr Grundprinzip besteht darin, eine große Anzahl von Mikroströmungskanälen in der Nähe des Chips zu fertigen, sodass die Kühlflüssigkeit direkt durch Bereiche mit hoher Wärmestromdichte fließt und damit der Weg verkürzt wird, auf dem die Wärme vom Siliziumwafer in die Kühlflüssigkeit gelangt.

Tatsächlich handelt es sich bei Mikrokanälen nicht um eine plötzlich aufgetauchte neue Technologie. Bereits 1981 begann die akademische Forschung mit der Nutzung von Silizium-Mikrokanälen zur Wärmeabfuhr von Chips mit hoher Wärmestromdichte. 2012 startete DARPA das ICECool-Projekt, das explizit darauf abzielte, die mikrofluidische Kühlung in Substrate, Chips und Verpackungen zu integrieren.

Auch TSMC forscht in diesem Bereich bereits seit vielen Jahren. Im Jahr 2021 hat TSMC ein direktes Silizium-Wasserkühlungskonzept für 3D IC vorgestellt: Ein Siliziumdeckel mit Rillen und gitterförmigen Kühlstrukturen wird durch Niedrigtemperatur-Bonden mit dem Logikchip verbunden, sodass das Kühlwasser so nah wie möglich an die Rückseite des Chips gelangt. Mit der Teststruktur wurde eine gesamte Wärmeabfuhrleistung von über 2600 W für einen einzelnen SoC erreicht, was einer Leistungsdichte von etwa 4,8 W/mm² entspricht. Bei weiterer Nutzung der direkten Wasserkühlung auf der Rückseite des Siliziums wurde eine demonstrierte Leistungsdichte von über 7 W/mm² erzielt.

Die eigentliche Innovation von Microchannel besteht also nicht nur darin, „die Wasserkanäle kleiner zu machen“, sondern darin, die ursprünglich außerhalb des Chips befindlichen Kühlstrukturen allmählich in die Verpackung oder sogar in das Innere des Siliziumwafers zu verlagern. Es ist bemerkenswert, dass Microchannel Cooling selbst kein einheitlicher technologischer Weg ist. Ein zentraler Punkt der Uneinigkeit lautet: Wie nah an den Siliziumwafer sollen die Mikrokanäle herangeführt werden?

Eine 2026 in der von der Zeitschrift *Nature* herausgegebenen Publikation *Communications Engineering* veröffentlichte Studie verfolgt einen relativ ausgewogenen Ansatz. Die Forscher haben die Mikrokanäle nicht direkt in das Halbleitersubstrat eingearbeitet, sondern in das Verpackungssubstrat eingebettet, um eine Direct-to-Package-Kühlung zu realisieren. Im Experiment bewältigte dieses Konzept eine Wärmestromdichte von etwa 625 W/cm² und benötigte nur etwa 2–4 mL Kühlflüssigkeit. Im Vergleich zur Umgebungsluftkühlung sanken Sperrschichttemperatur und Wärmewiderstand um das 6- bis 7-fache, und im Vergleich zu herkömmlichen Flüssigkühlkörpern mit TIM um das 2- bis 3-fache.【3】

Design und Prototyp des Direct-to-Package-Kühlkonzepts

Die obige Abbildung zeigt eine schematische Darstellung des vorgeschlagenen Konzepts, die untere Abbildung eine schematische Darstellung der Montage des mikrofluidischen Substrats und des Verpackungsprototyps. (Quelle: *Nature*)

Ein anderer Weg ist radikaler: Die Kühlflüssigkeit wird weiter in Richtung des Inneren des Siliziumwafers verschoben. 2026 stellten Forscher von KAIST und Georgia Tech einen verteilerbasierten Mikrokanalkühler vor, bei dem die mikrofluidische Struktur direkt in einen Silizium-Wärmetestchip eingebettet und mit einem CMOS-kompatiblen Verfahren bei Temperaturen unter 350 °C hergestellt wird. Unter Bedingungen der einphasigen Wasserkühlung bei Raumtemperatur zeigte diese Struktur im Experiment eine chip-level Wärmestromdichte von über 2000 W/cm², während die Sperrschichttemperatur unter 100 °C gehalten wurde und der gesamte Druckabfall nur 7,8 kPa betrug.【4】

Mittlerweile ist Microchannel nicht mehr nur ein Forschungsthema im Labor.