Fortschrittliches Packaging betritt ein neues Schlachtfeld

Kürzlich habe ich im Artikel „Wer kämpft um CoWoS?“ den intensiven Wettbewerb der globalen KI-Chiphersteller um die CoWoS-Verpackungskapazitäten aufgedeckt. Von NVIDIA, AMD über Broadcom, MediaTek bis hin zu den eigenen Chipentwicklungsteams großer Cloud-Unternehmen – alle kämpfen verzweifelt um TSMCs CoWoS-Kapazitäten. Die Nachfrage wird von rund 1,38 Millionen Wafern im Jahr 2026 auf über 2,68 Millionen Wafer im Jahr 2027 ansteigen. Dies zeigt, dass die fortschrittliche Verpackung bereits zu einem zentralen Hebel für die Wettbewerbsfähigkeit in der Rechenleistungsindustrie geworden ist.

Gerade als CoWoS auf seinem Höhepunkt ist, ist eine nächste Generation von Verpackungstechnologien – CoPoS – die darauf abzielt, seine tiefgreifenden Probleme zu lösen und für die Ära größerer Chips geeignet ist, bereits leise bereitgestellt worden.

Am 18. Juli auf der WAIC 2026 haben der führende chinesische KI-Chiphersteller Enflame Technology und Shanghai Advanced Packaging Technology gemeinsam das erste inländische CoPoS-Fortschrittsverpackungsmuster mit Glassubstrat für KI-Rechenchips vorgestellt. Dies verbindet erstmals die inländisch selbst entwickelte hochwertige KI-Rechenchips mit den Kerntechnologien der inländischen CoPoS-Fortschrittsverpackung tiefgreifend und hat große Aufmerksamkeit in der Branche erregt.

Auf der anderen Seite hat TSMC als absoluter Herrscher der fortschrittlichen Verpackung CoPoS bereits in seinen langfristigen technischen Plan aufgenommen, eine spezielle Pilotproduktionslinie aufgebaut und die globale Lieferkette zur Durchführung von Verifizierungen verbunden. Die Präsentation von TSMC auf der Finanzkonferenz hat einen klaren Zeitplan von CoPoS von der Pilotproduktion bis zur Massenproduktion vollständig skizziert und wird als wichtigste Fußnote dieser technischen Route angesehen.

Von CoWoS bis CoPoS gibt es nur einen Unterschied in einem Buchstaben, aber es könnte einen strukturellen Sprung in der Halbleiterverpackungsindustrie bedeuten.

CoWoS ist gut, aber nicht ausreichend

Um CoPoS zu verstehen, muss man zuerst mit CoWoS beginnen.

Wie allgemein bekannt ist, ist CoWoS der Maßstab der 2,5D-fortschrittlichen Verpackung. Der grundlegende Grund, warum es zu einem „Ort wird, den alle Streitenden unbedingt erobern wollen“ ist, liegt darin, dass es das Integrationsproblem von KI-Chips gelöst hat: Die GPU/CPU-Dies und der HBM-Hochbreitenspeicher werden durch einen Silizium-Interposer mit hoher Dichte miteinander verbunden und auf einem einheitlichen Substrat mit großer Größe verpackt.

Obwohl dieses Programm eine hervorragende Leistung aufweist, werden die Herausforderungen auch immer deutlicher:

Hohe Kosten: Der Silizium-Interposer selbst ist teuer und macht mehr als die Hälfte der gesamten Verpackungskosten aus.

Begrenzte Größe: Begrenzt durch die Größe von 12-Zoll-Wafern gibt es eine Obergrenze für die Chipfläche, die getragen werden kann. Mit der zunehmenden Größe von KI-Chips (z. B. hat NVIDIA B200 eine Fläche von über 800 mm²) führt das Schneiden quadratischer Chips auf runden Wafern zu schwerem Flächenverschwendung, und die Materialausnutzungsrate beträgt weniger als 70 %.

Verzugrisiko: Der Wärmeausdehnungskoeffizient (CTE) von Siliziumchips und organischen Substraten stimmt stark nicht überein (Silizium beträgt etwa 2,7 ppm/℃, organisches Substrat etwa 16 ppm/℃). Bei großen Größen tritt leicht Verzug auf, was die Ausbeute beeinflusst.

Quelle: TSMC

CoPoS wurde genau zur Lösung dieser Probleme entwickelt. Sein vollständiger Name ist Chip-on-Panel-on-Substrate, eine neue Generation von panelbasierten fortschrittlichen Verpackungstechnologien, die zur Lösung der Probleme von CoWoS entwickelt wurde. Wie der Name schon sagt, besteht der größte Unterschied zwischen CoPoS und CoWoS darin, dass der runde Siliziumwafer (Wafer), der ursprünglich als Interposer dient, durch ein quadratisches Panel ersetzt wird.

Im CoWoS-Programm werden Chips auf dem runden Silizium-Interposer platziert und dann insgesamt auf dem Substrat verpackt. CoPoS hingegen verwendet ein großes quadratisches Panel als Träger der Umverteilungsschicht (RDL). Die Chips werden zuerst auf dem Panel angeordnet, nach Abschluss der Verbindung auf das endgültige Substrat verpackt.

Schematische Darstellung der CoPoS-Verpackungsarchitektur

Laut Daten von OpenRouter, der weltweit größten Aggregationsplattform für KI-Modell-APIs, ist die wöchentliche Anzahl von Token-Aufrufen von KI-Modellen in der ersten Hälfte von 2026 von 6,4 Billionen im Januar auf 46,7 Billionen im Juli angestiegen – ein Anstieg von mehr als dem 7-fachen innerhalb eines halben Jahres.

Quelle: OpenRouter

Hinter dem starken Anstieg der Token-Aufrufe steht der extrem hohe Verpackungsbedarf von ultra-großskalierten KI-Chips mit „größerer Fläche, höherer Verbindung und niedrigeren Kosten“. Wenn die Chipverpackungsfläche von der 3,3-fachen Maskengröße auf die 9-fache Größe ansteigt, können traditionelle waferbasierte Programme die Anforderungen nicht mehr erfüllen. Die panelbasierte hochdichte Verpackung von CoPoS wird zu einem Schlüsselpfad für die Branche, um die doppelten Engpässe bei Leistung und Kosten zu durchbrechen.

Mit einem anschaulichen Vergleich: CoWoS ist vergleichbar damit, rechteckige Pizzastücke von einer runden Pizza zu schneiden. Egal wie man schneidet, entstehen am runden Rand viele Abfälle. CoPoS hingegen besteht darin, den quadratischen Backblech vollständig mit Pizza zu belegen, sodass fast kein Abfall entsteht und die Ausbeute pro Flächeneinheit stark erhöht wird.

Laut Branchenanalysen spiegeln sich die Kernvorteile von CoPoS im Vergleich zu CoWoS in folgenden Aspekten wider:

Sprunghafte Erhöhung der Flächenausnutzungsrate

Die effektive Flächenausnutzungsrate von 12-Zoll-Rundwafern beträgt etwa 70 %, während die Ausnutzungsrate von quadratischen Panels bis zu 95 % oder mehr erreichen kann. Bei einem Panel von 510×515 mm beträgt seine effektive Fläche etwa das 4,5-fache eines 12-Zoll-Wafers. Dies bedeutet, dass CoPoS auf derselben Grundplatte mehr Chips und HBM-Stapel platzieren kann, was die Verpackungskosten pro Flächeneinheit direkt senkt. Nach Schätzungen kann CoPoS die Kosten pro Flächeneinheit um 20 % bis 30 % senken.

Deutliche Anhebung der Obergrenze der Verpackungsgröße

Begrenzt durch die Größe von runden Wafern beträgt die maximale Verpackungsgröße von CoWoS derzeit etwa das 5,5-fache der Maskenfläche. Nach der Verwendung von quadratischen Panels kann CoPoS ultra-große Verpackungsgrößen von mehr als der 9,5-fachen Maskenfläche oder sogar größer unterstützen, was ausreichend Raum für die weitere Verbesserung der nächsten Generation von KI-Chips lässt und ein Schlüsselpfad zur Unterstützung mehrerer HBM-Stapel und Chiplet-Integration ist.

Grundlegende Durchbrechung der Kapazitätsengpässe

Einer der Kernengpässe der aktuellen CoWoS-Kapazitätsknappheit ist genau die physische Begrenzung von 12-Zoll-Wafern – die Anzahl der Chips, die jeder Wafer produzieren kann, ist begrenzt, und die Gerätekapazität der waferbasierten Verpackung ist eingeschränkt. Nach der Umstellung auf die panelbasierte Verpackung ist die Ausbeute pro Panel nicht nur mehrmals so hoch wie die von Wafern, sondern was noch wichtiger ist: Die panelbasierte Verpackung kann die vorhandenen Produktionslinien der Anzeigetafelindustrie wiederverwenden oder umbauen (z. B. die abgeschriebenen großen Generationen von Anzeigetafel-Produktionslinien), was einen neuen Weg für die schnelle Erweiterung der Kapazität bietet.

Natürliche Vorteile des Glassubstrats

Die langfristige Entwicklungsrichtung von CoPoS ist das Glas-Kernsubstrat (Glass Core Substrate). Glas hat natürliche niedrige Verzugseigenschaften, hohe Maßstabilität, hervorragende elektrische Isolationseigenschaften und feinere Verdrahtungsgenauigkeit und eignet sich besonders für Szenarien mit Hochfrequenz- und Hochgeschwindigkeitssignalübertragung. Die Verbindungsdichte kann voraussichtlich das 10-fache des organischen Substrats erreichen. Im Vergleich zu organischen Substraten zeigt Glassubstrate eine bessere Leistung im Wärmemanagement und der Signalintegrität von Hochleistungsrechenchips.

Für die gesamte Halbleiterindustriekette bedeutet das Auftauchen von CoPoS, dass der Verpackungsprozess von einem zusätzlichen Arbeitsgang der Waferfabrik zu einem unabhängigen strategischen Hochland aufgestiegen ist. Panelhersteller, Verpackungsgerätehersteller und Materiallieferanten werden alle neue Wachstumskurven begrüßen.

Wettlauf um CoPoS: Wer besetzt die Schlüsselpositionen?

TSMC: Ein vorsichtiger aber entschlossener Spitzenreiter

Als absoluter Führer im Bereich der globalen fortschrittlichen Verpackung ist TSMCs Layout für CoPoS am systematischsten und tiefgreifendsten.

Wie bekannt ist, hat TSMC eine CoPoS-Pilotlinie (Pilot Line) aufgebaut und ist in die Phase der gemeinsamen Verifizierung von Geräten und Prozessen eingetreten. Gleichzeitig wurden mehrere Spezifikationen von quadratischen Panelprogrammen mit 310×310 mm, 515×515 mm und 750×620 mm eingeführt. 2026 ist ein wichtiger Verifizierungszeitraum, 2027 beginnt die Pilotproduktion und im zweiten Halbjahr 2028 tritt die Massenproduktion ein.

Als Branchenwächter hat TSMC auf der jüngsten Finanzkonferenz den Fortschritt von CoPoS klargestellt. Der Vorsitzende Wei Zhejia sagte, dass CoWoS immer noch der Mainstream ist, aber TSMC entwickelt CoPoS als eine „Alternative“, um die Kosten zu senken, und arbeitet mit Substratlieferanten zusammen. Der entscheidende Fortschritt ist: Eine Pilotlinie wird gebaut, die voraussichtlich etwa ein Jahr zur Reife braucht. Im zweiten Halbjahr 2027 wird das Massenproduktions-Panel von 510×515 mm für die gemeinsame Verifizierung mit Kunden verwendet, danach kann die Produktion aufgenommen werden. Dies stimmt mit dem vorherigen Plan von Pilotproduktion im Jahr 2027 und Massenproduktion im zweiten Halbjahr 2028 überein.

Nach Informationen ist das AP7-Werk in Chiayi als Kern-Massenproduktionsbasis geplant, die im Juni 2026 fertiggestellt werden soll und bis Ende 2028 bis 2029 eine groß angelegte Kapazitätsfreigabe realisiert; die fortschrittliche Verpackungsfabrik in Arizona, USA, wird gleichzeitig mit der CoPoS-Produktionslinie ausgestattet, die plant, die CoPoS-Kapazität in 2029-2030 einzuführen. Gleichzeitig gab TSMC zu, dass selbst bei Beginn der Massenproduktion im Jahr 2028 noch 2-3 Jahre benötigt werden, um eine ausreichende Liefermenge zu erreichen. Der Zeitpunkt der Massenproduktion des vollständigen CoPoS-Prozesses mit integriertem Glas-Kernsubstrat ist nach 2030 festgelegt.

Nach weiteren Informationen von DigiTimes hat TSMC bereits die CoPoS-Pilotproduktionslinie im Longtan-Werk von Caiyu aufgebaut, und im AP7-Werk in Chiayi ist die Hinzufügung einer zweiten Pilotlinie geplant. Die CoPoS-Massenproduktionslinie im US-Werk wird ebenfalls gleichzeitig gebaut.

In Bezug auf die Kapazitätsplanung wird das taiwanesische Werk von TSMC voraussichtlich 2028 die kleine Massenproduktion erreichen und eine monatliche Ausbeute von nicht weniger als 500 Panel-Spezifikationen von CoPoS-Verpackungsprodukten realisieren. Im Jahr 2029 wird die Kapazitätserweiterung beschleunigt, und die monatliche Kapazität wird bis zum Ende des Jahres auf 12.000 Panel erhöht. Im Jahr 2030 wird die monatliche Kapazität um 241 % im Vergleich zum Vorjahr auf 30.000 Panel steigen. Im Jahr 2031 wird die monatliche Kapazität um 177 % im Vergleich zum Vorjahr auf 53.000 Panel steigen.

Ein Lieferant enthüllte, dass NVIDIA voraussichtlich der erste Kunde von CoPoS sein wird. Die nächste Generation der Feynman-Serie von GPUs wurde in die Anpassungsplanung von CoPoS aufgenommen. Das erste Produkt wird voraussichtlich 2028 zuerst mit dem 3D-Stapel- und SiC-Träger-Wärmeabfuhrprogramm ausgestattet. Die Feynman Ultra-Version, die 2029 auf den