Tao (τ)-Gesetz: EDA wird über die Fachkreise hinaus populär

Am 25. Mai 2026 stellte He Tingbo, der Präsident der Halbleitergeschäftseinheit von Huawei, auf der IEEE ISCAS 2026 ein Schlüsselkonzept vor: Das Tao (τ)-Gesetz. τ, die Zeitkonstante in der Schaltungstheorie, bestimmt die Geschwindigkeit, mit der ein Signal von einem Zustand in einen anderen wechselt. Dies ist das erste Mal, dass ein chinesisches Unternehmen in der globalen Halbleiterbranche ein neues Prinzip zur Leitung der Branchenentwicklung vorgeschlagen hat.

Was noch praktischer ist, hat Huawei auf der Grundlage dieses Gesetzes in den letzten sechs Jahren 381 Chipmodelle in Serie produziert, die Schlüsselanwendungsbereiche wie drahtlose Basisstationen, KI-Inferenz und Netzwerkprozessoren abdecken. Dies ist keine bloße Vision, sondern ein bereits bewährter Weg. Es wird vorausgesagt, dass Hochleistungs-Chips auf der Grundlage des τ-Gesetzes bis 2031 den äquivalenten 1,4-nm-Prozess erreichen können und langfristig in der Lage sein werden, mit den internationalen Mainstream-Routen konkurrieren.

Heutzutage verändert dieses griechische Zeichen still und leise das Wertesystem der Halbleiterindustrie und bringt die EDA aus dem Hintergrund in den Vordergrund.

Um zu verstehen, was τ für die EDA-Industrie bedeutet, muss man zuerst verstehen, was das τ-Gesetz eigentlich ist.

Warum ist das τ-Gesetz wichtig, wenn die "Zeitverkleinerung" gerade erst auf den Plan kommt?

Das Moore-Gesetz wurde 1965 von Gordon Moore, einem Mitbegründer von Intel, formuliert. Es besagt, dass die Anzahl der Transistoren auf einer integrierten Schaltung alle 18 bis 24 Monate ungefähr verdoppelt wird, während gleichzeitig die Leistung steigt und die Kosten sinken.

In den letzten mehr als fünfzig Jahren hat dieses Konzept kontinuierlich funktioniert und die PC-, Internet- und Smartphone-Industrie sowie heute die Künstliche Intelligenz gestützt. Die Branchenkette hat sich um dieses Gesetz herum zu einem abgestimmten Rhythmus entwickelt - Fotolithografieanlagen, Materialien und Designarbeit gehen alle auf dem Weg der Verkleinerung hand in hand voran. Um das Jahr 2000 gab es noch Dutzende von Waferfabriken, die den neuesten Prozesstechnologien folgen konnten. Bis 2025 war diese Zahl auf nur drei - TSMC, Samsung und Intel - geschrumpft, und der Preis für einen 2-nm-Wafer von TSMC beträgt sogar über 30.000 US-Dollar.

Man kann sagen, dass die Vorteile des Moore-Gesetzes allmählich schwinden. Derzeit hat die Branche mehrere Technologierouten erkundet, darunter das "Huang-Gesetz", das von Huang Renxun, dem CEO von NVIDIA, vorgeschlagen wurde, das "More than Moore" des International Roadmap for Devices and Systems (IRDS) sowie die Chiplet- und fortschrittlichen Packaging-Technologien, die von AMD und TSMC vorangetrieben werden. Das Huang-Gesetz betont, dass die KI-Inferenzleistung eines einzelnen GPU-Chips jährlich verdoppelt wird, hängt aber immer noch von der Prozessentwicklung und der Ansammlung von Kernen ab und folgt im Wesentlichen dem Gedanken der geometrischen Verkleinerung. "More than Moore" erhöht den Wert durch die Integration von Funktionen wie Analog/RF/Sensoren, kann aber nicht direkt das Problem der digitalen Logikverzögerung lösen. Obwohl Chiplet die Ausbeute und die Kosten durch die "Baukastenmethode" verbessert, führt es eine große Anzahl von Verbindungsverzögerungen zwischen den Chips ein und kann in einigen Anwendungen, die sehr empfindlich auf Verzögerungen reagieren, sogar zu einem Engpass werden.

Die meisten dieser Lösungen basieren immer noch auf dem Gedanken der "geometrischen Verkleinerung" oder der Funktionszusammensetzung und unterscheiden sich grundlegend vom τ-Gesetz.

Das Kernelement des τ-Gesetzes ist die "Zeitverkleinerung" anstelle der "geometrischen Verkleinerung". Es ist ein umfassendes Optimierungssystem, das sich über die vier Ebenen von Bauelementen, Schaltungen, Chips und Systemen erstreckt. Es eignet sich für die Verbesserung der Leistung von großen Systemen und hat insbesondere in KI- und heterogenen Rechenumgebungen Vorteile.

He Tingbo erläuterte dies ausführlich: Auf Bauelementebene wird durch die Optimierung des Transistors und des Verbindungswiderstands sowie der parasitären Kapazität die Zeitkonstante τ auf Bauelementebene auf der physikalischen Basis so weit wie möglich verkleinert. Auf Schaltungsebene wird durch die Logikfaltungstechnologie die physikalische Grenze der traditionellen planaren Anordnung überwunden, die Leitungslänge des kritischen Pfads deutlich verkürzt und die Widerstands- und Kapazitätsbelastung der Signalausbreitung effektiv reduziert, wodurch die Transistordichte und die Schaltungsleistung erheblich verbessert werden. Auf Chip-Ebene wird durch die ganzheitliche Software-Hardware-Chip-Ko-Design von "Software, Architektur, Chip" eine feingranulare Steuerung des Befehlsflusses und des Datenflusses auf der Grundlage der tatsächlichen Arbeitslast erreicht, die Parallelität und Effizienz auf Systemebene erhöht und die End-to-End-Ausführungszeit erheblich reduziert. Auf Systemebene wird der Lingqu-Bus definiert, das Interkonnektionsprotokoll des Rechensystems neu strukturiert, die einheitliche Speicheradressierung und die native Speichersemantik der Superknoten realisiert und die Systemkommunikationsverzögerung erheblich reduziert.

Im Vergleich dazu entspricht das τ-Gesetz eher der Kernessenz der Chip-Rechenleistung: Die Kernfunktion eines Chips besteht in der Informationsverarbeitung, und Endbenutzer interessieren sich eher für die Verzögerungsleistung der Informationsverarbeitung als für die Anzahl der Transistoren und die Prozessgröße. Dieses Gesetz bietet eine neue Technologieroute für das Chipdesign, die nicht auf die reine Prozessverkleinerung angewiesen ist. Selbst ohne die besten Fotolithografieanlagen besteht die Möglichkeit, Chipprodukte mit einer guten Gesamtleistung herzustellen. Daher widersprechen sich das τ-Gesetz und das Moore-Gesetz nicht, sondern sind miteinander kompatibel. Man kann sich das so vorstellen: Das Moore-Gesetz zeichnet ständig feinere Gitter auf einer Ebene, während das τ-Gesetz das Papier zusammenfaltet und mit einem dreidimensionalen Raum kürzere Signalpfade gewinnt.

Es ist zu beachten, dass die Umsetzung jeder Ebene des τ-Gesetzes von einer Schlüsselrolle abhängt - der EDA. Sie ist nicht mehr das traditionelle "Zeichnungswerkzeug", sondern der zentrale Nerv, der die "Zeitverkleinerung" von der Theorie zum realen Chip umsetzt.

Die Huawei-Publikation zeigt, dass auf der Technologieroute die Technologierouten von Chiplet (Chip-Kerne), dreidimensionaler integrierter Schaltung (3DIC) und Logikfaltung (LogicFolding) überlagert und nebeneinander existieren, um eine Neuorganisation und Optimierung in verschiedenen Granularitäten in der vertikalen Integration zu erreichen. Bis 2035, wenn die Hardwareintegration um mehr als das 100-fache gesteigert werden soll, bestehen die drei größten Herausforderungen in der EDA-Toolkette, den Prozessabweichungen zwischen Wafern und dem Energieerhaltungssatz.

Andrew B. Kahng, ein herausragender Professor für Informatik und Elektrotechnik an der Universität Kalifornien, San Diego, sagte auch, dass die grundlegenden Ziele in der EDA und der physikalischen Gestaltung noch wichtiger werden, nachdem der "Schubwind" des traditionellen "Moore-Gesetzes" allmählich nachlässt.

Deshalb wird die EDA wieder in die Mitte des Spiels gerückt.

Welche neuen Anforderungen stellt das Tao (τ)-Gesetz an die EDA?

Im Hinblick auf die neuen Anforderungen, die das τ-Gesetz an EDA-Tools stellt, und die bestehenden Schwächen traditioneller EDA-Tools habe ich mit Branchenmitgliedern über diese Fragen diskutiert.

Erstens fehlt die Fähigkeit zur ursprünglichen echten 3D-Design und zur schichtübergreifenden Kooptimierung, und die Wichtigkeit der STCO tritt hervor.

Zunächst hat Peking-Universität festgestellt, dass der traditionelle 2D-Designprozess und sogar der derzeit vorherrschende "Pseudo-3D"-Prozess - bei dem jedes Modul nach der Synthese einmalig auf ein bestimmtes Die "festgelegt" wird und dann mit 2D-EDA-Tools Stück für Stück realisiert wird - keine flexible schichtübergreifende Zuweisung auf Zellenebene ermöglichen.

Das ursprüngliche 3D-EDA-Tool integriert mehrere Chips in einen einheitlichen dreidimensionalen Designraum, unterstützt die freie Anordnung von Standardzellen über die Chips hinweg und ermöglicht gleichzeitig die schichtübergreifende logische Neuorganisation und die globale Optimierung. Dies bietet eine entscheidende Unterstützung für die Umsetzung der Logikfaltungstechnologie von der Designidee zur physikalischen Realität.

Vergleich zwischen "Pseudo-3D" und "echter 3D"-Prozess. Quelle: Peking-Universität

Darüber hinaus besteht auch ein Mangel an schichtübergreifender Kooptimierungsfähigkeit. Xinhe Semiconductor sagte gegenüber "Semiconductor Industry Insights": Chiplet, 3DIC und LogicFolding sind die Umsetzung unterschiedlicher Granularitäten auf derselben vertikalen Integrationshauptlinie.

Chiplet verbindet heterogene Chips auf der Packaging-Ebene in 2,5D- oder 3D-Anordnung und verlagert die Kommunikation, die ursprünglich innerhalb eines einzelnen SoC stattfand, auf die Verbindungen zwischen den Chips, um Ausbeute und Flexibilität zu gewinnen. 3DIC führt zwischen den Chips hochdichte TSVs und Hybridbonding ein, um Logik-, Speicher- und Analogfunktionen vertikal in einem einzigen Package zu stapeln und die Verbindungsdistanz von Millimeter- auf Mikrometergröße zu reduzieren. LogicFolding geht noch einen Schritt weiter - es baut keine Verbindungen zwischen den Chips auf, sondern teilt die "interne Logik eines einzelnen Chips" selbst in der aktiven Schichtdimension vertikal auf und verteilt sie neu, so dass die Hybridbonding-Grenzfläche wie eine zusätzliche Metallschicht direkt an der Zeitoptimierung des kritischen Pfads beteiligt ist.

Diese drei Technologien ersetzen sich nicht gegenseitig, sondern überlagern und existieren nebeneinander in der fortschrittlichen Packaging-Architektur. Diese Überlagerung bringt eine grundlegende Herausforderung für das Designengineering mit sich: Wenn ein Package gleichzeitig UCIe-Verbindungen zwischen Chiplets, Hybridbonding zwischen 3D-Schichten und die Faltung des kritischen Pfads innerhalb des Chips umfasst, können die Analysengrenzen für Signalintegrität, Stromversorgungsintegrität, Wärmeverteilung und mechanische Spannung nicht mehr auf einer einzigen Ebene geschlossen werden.

Die Einführung der STCO (System Technology Co-Optimization) soll diese Spaltung auf methodischer Ebene beseitigen. Sie erfordert, dass die logische Architektur, die physikalische Layout, die multi-physikalischen Felder, die Packaging-Struktur und sogar die Arbeitslast als einheitlicher Designraum betrachtet werden und eine interdisziplinäre und abstraktionsschichtübergreifende kombinierte Optimierungssuche durchgeführt wird. Diese Fähigkeit fehlt derzeit am stärksten in der EDA-Toolkette.

Zweitens fehlt die Kopplung multi-physikalischer Felder.

Dies ist einer der verborgensten und wichtigsten Schwachpunkte traditioneller EDA-Tools. In der Zeit der Einzelchips gehörten die Stromversorgungsanalyse, die Wärmesimulation und die Spannungsberechnung zu verschiedenen unabhängigen Toolketten, die jeweils eigene Modelle erstellten, eigene Lösungen fanden und eigene Signaturen vergaben. Unter der dreidimensionalen Stapelung ist dieses Modell jedoch nicht mehr vollständig anwendbar. Nach der vertikalen Integration mehrerer Chips steigt die Leistungsdichte exponentiell, der Wärmeabfuhrpfad wird stark asymmetrisch und die Temperaturdifferenz zwischen den Schichten nimmt zu. Die daraus resultierende Wärmeausdehnungsfehlanpassung wird durch die Mikrobumpen und die Hybridbonding-Grenzfläche in der Stapelstruktur Schicht für Schicht weitergeleitet, was sowohl die elektrischen Eigenschaften der Bauelemente verändert als auch mechanische Zuverlässigkeitsprobleme verursacht.

Welche Fähigkeiten müssen EDA-Hersteller verbessern?

Die meisten chinesischen EDA-Unternehmen konzentrieren sich derzeit auf punktuelle Durchbrüche und bemühen sich in ihren jeweiligen Fachgebieten. Von der Simulationsanalyse bis zur physikalischen Validierung, von der Verbesserung der Ausbeute bis zum Layoutdesign haben eine Reihe hervorragender chinesischer EDA-Unternehmen in vielen Bereichen einsetzbare und konkurrenzfähige Einzeltools entwickelt.

Zum Beispiel ist Empyrean Software eines der ersten chinesischen Unternehmen, das an EDA-Forschung arbeitet. Empyrean Software baut auf der Analogie-EDA auf und erweitert sich schrittweise in die Bereiche Digital und Fortschrittliches Packaging, um eine vollständige Toolkette zu schaffen. ProPlus Design Solutions verfolgt die Strategie der "Basis-Penetration". Es konzentriert sich nicht direkt auf die vollständige Toolkette, sondern auf die Bauelementmodellierung und die Schaltungssimulation. Shanghai Synopsys ist das führende chinesische Unternehmen in der digitalen EDA und repräsentiert die vollständige Toolkette/Plattform. Xingxin Technology setzt sich in der schwierigsten "Signatur"-Phase durch. Xinhe Semiconductor konzentriert sich auf "Fortschrittliches Packaging". Shanghai GigaDevice legt den Schwerpunkt auf die Verbesserung der Ausbeute und ist das einzige Unternehmen, das einen vollständigen Kreis aus "Gerätedatenaufzeichnung + Softwareanalyse" bilden kann.

Das τ-Gesetz wird möglicherweise die chinesische EDA von der "Lokalisierung einzelner Tools" zu einer "vollständigen Toolkette, schichtübergreifenden und stark kooperativen" industriellen Softwarebasis weiterentwickeln. Dies bedeutet, dass die EDA-Toolkette nicht mehr nur die Hilfsfunktionen wie Schaltungszeichnung, Layoutdesign und Backend-Validierung übernimmt, sondern in alle Schlüsselprozesse der Bauelementmodellierung, PDK-Konstruktion, Schaltungssimulation, Parasitärparameterextraktion, Zeit- und Leistungsanalyse, physikalischen Validierung, fortschrittlichen Packaging