0,2 Nanometer werden kommen, die neueste Chip-Roadmap wurde veröffentlicht.

In letzter Zeit hat das in Belgien ansässige Nanotechnologie-Forschungsinstitut Imec auf seinem jährlichen Technologieforum ITF einen aktualisierten Entwicklungsstraßenplan vorgestellt. Dieser Straßenplan weist darauf hin, dass Chiphersteller in Zukunft schwere Herausforderungen zu bewältigen haben werden.

Die nächste Entwicklungsphase der CMOS-Transistoren (fast alle Chips auf der Welt verwenden diese Transistoren) wird der komplementäre Feldeffekttransistor (CFET: complementary FET) sein. Imec prognostiziert, dass die kommerzielle Anwendung etwa 2033 beginnen wird.

Wie in der folgenden Abbildung gezeigt, zeigt die obere Zeile die "Nodes" der Chips, von der derzeitigen N2 ("2-Nanometer-Node") bis hin zur A2 ("2-Angström-Node", 2 Angström = 0,2 Nanometer) um etwa 2041. Lassen Sie mich Ihre Illusionen zerstören: N2 steht tatsächlich nicht für eine physikalische Größe von 2 Nanometern auf dem Chip. Dies ist nur eine Branchen-Marketingmaßnahme. Diese Zahlen spiegeln seit einigen Jahren nicht mehr die tatsächliche Größe der Transistoren wider. Natürlich gibt es noch einige andere Zahlen, die tatsächlich einen Sinn haben, auf die ich später eingehen werde. Die Node-Namen repräsentieren Generationen-Meilensteine, und jeder Schritt verspricht signifikante Verbesserungen der Chips in Bezug auf Dichte, Leistung und Energieeffizienz. Jede Node wird der Welt eine Welle nach der anderen an Innovationen bringen, von denen einige das nächste "Killerprodukt" enthalten könnten, denn das ist schließlich das Ziel, das Chiphersteller ursprünglich verfolgen.

Imecs neuestes Straßenplan zeigt, dass ab der A7-Node um etwa 2033 die Struktur der Transistoren sich ändern wird. Hier ist eine Anleitung zur Interpretation dieses Straßenplans.

A7: In der Branche wird dies als "7-Angström"-Prozessnode bezeichnet. Dies ist nur ein Name; es muss nicht unbedingt eine Struktur mit einer tatsächlichen Länge von 7 Angström in den Transistoren geben.

CPP: Der Kontakt-Polysilizium-Abstand (Contact Polysilicon Pitch) ist der Abstand von einem Transistor zum nächsten, gemessen in Nanometern.

Cell: Die Zellhöhe (Cell Height) ist die minimale Größe der logischen Zelle, gemessen in Nanometern.

4.5T: Die Anzahl der parallelen Verbindungen (Leitungen), die in der kleinsten logischen Zelle untergebracht werden können.

0.55NA EUV: Die EUV-Lithografie mit einer höheren numerischen Apertur (0.55), was bedeutet, dass sie feinere Merkmale drucken kann als die heutigen 0.33NA-Maschinen.

MP: Dies ist der kleinste Abstand, den EUV erzeugen kann, d. h. der Abstand zwischen zwei Linien.

Es ist bekannt, dass die logische Schaltungsentwicklung durch die Verwendung von Standardlogikzellen (die man sich als die grundlegenden Bausteine jeder Logikgatter auf dem Chip vorstellen kann) realisiert wird, und der Kontakt-Polysilizium-Abstand (CPP) ist der Hauptfaktor, der die Breite der Standardzellen bestimmt. Obwohl er aus mehreren Elementen besteht, geht es letztendlich um den minimalen Abstand zwischen den Zentren der Transistorgitter. Der CPP sinkt von 48 nm im N2-Prozess auf 39 nm im A3-Prozess. Dies bestimmt, wie nah die Transistoren zueinander angeordnet sind.

Die Zellhöhe ist daher die vertikale Größe der Standardlogikzelle. Sie verringert sich von etwa 132 nm bei N2 auf etwa 50 nm bei A3, was einer Verringerung um fast das Dreifache entspricht.

Indem man diese beiden Punkte kombiniert, kann man die Fläche der Standardzelle und damit die Dichte erhalten.

Der Metallabstand ist der minimale Abstand zwischen den Zentren benachbarter Metallleitungen und verringert sich von 22 nm bei N2 auf 12 - 16 nm bei A3. Dies ist ein weiterer praktischer physikalischer Dichteindikator, der Ihnen im Wesentlichen sagt, welche Lithografie-Technologie für jede Node möglich ist.

Für die Zukunft erwartet Imec eine weitere Umstellung der Transistortechnologie, die eher auf die Reduzierung des Stromverbrauchs als auf die Integration von mehr Bauelementen auf dem Chip abzielt. Bis 2041 könnten Chiphersteller den Hauptsiliziumteil der Transistoren - den Kanalbereich - durch zweidimensionale Halbleiter ersetzen. Diese Materialien, wie beispielsweise Molybdändisulfid, können auch mit nur einer einzelnen Atomschicht Halbleitereigenschaften zeigen.

Ja, in einer so sich rasch verändernden Branche wie der Halbleiterbranche ist 15 Jahre tatsächlich eine sehr lange Zeit. Paul Heremans, der Chief Technology Officer von Imec, sagte, dass Imec in der Lage ist, so weit in die Zukunft zu prognostizieren, weil seine Forschung in der Halbleiterbranche eine wichtige Rolle spielt. "Unsere Forschungsvorhaben zielen darauf ab, das Risiko von Technologielösungen zu verringern", sagte er. Das heißt, sie werden die Kosten und Nutzen verschiedener Lösungen untersuchen, um Chipherstellern die Auswahl zu erleichtern. "Wir müssen uns gut vorbereiten, bevor diese Technologien tatsächlich in Produkte integriert werden, denn selbst wenn wir die Risikoabschätzung abgeschlossen haben, ist für die Massenproduktion dieser Technologien noch eine Menge an Ingenieur- und Entwicklungsarbeit erforderlich", fügte er hinzu.

Mit dem Ziel, das Risiko zu verringern, konzentriert Imec derzeit den größten Teil seiner Energie auf das, was 2033 passieren wird, nämlich die CFET-Technologie.

Zu viele Optionen für CFET

Bevor wir uns konkret mit CFET befassen, möchten wir zunächst die Grundlagen von Transistoren besprechen.

Ein Chip enthält Milliarden von Transistoren, und jeder Transistor hat ein Gatter (so wie eine Tür!). Alle diese Transistoren sind miteinander verbunden (so wie Straßen), und sie fungieren als Stromschalter (so wie Sie eine Tür öffnen). Die Schlüsselkomponenten eines Transistors umfassen das Gatter (zur Regulierung der Leitfähigkeit im Kanal), die Source (von der der Strom in den Kanal fließt) und den Drain (wo der Strom aus dem Kanal fließt). Daher ist die Funktion des Gatters im Wesentlichen die Steuerung des Ein- und Ausschaltens des Transistors, um den Stromfluss zu ermöglichen oder zu blockieren. Dies ermöglicht es dem Strom, digitale Daten zuzugreifen, zu senden, zu empfangen und zu verarbeiten, um Befehle und Informationen zu generieren.

Um ein effizienter Schalter zu sein, muss ein Transistor drei Dinge gut beherrschen: Wenn er eingeschaltet ist, soll er so viel Strom wie möglich durchlassen (Antriebsstrom), wenn er ausgeschaltet ist, soll er so wenig Strom wie möglich durchlassen (Verhinderung von Leckströmen), und er soll möglichst schnell zwischen Ein- und Ausschaltzustand umschalten (Leistung). Es sind diese Parameter, die die Innovationen in der Transistortechnologie über die Jahre vorangetrieben haben.

FinFET (das Arbeitspferd in den 2010er und frühen 2020er Jahren): Ab der 14-Nanometer-Prozessnode hat die Branche den Sprung von zweidimensionalen planaren Transistoren zu dreidimensionalen FinFETs geschafft. Bei den dreidimensionalen FinFETs umgibt das Gatter nicht nur die Oberseite der Silizium-Finnen, sondern auch drei Seiten des Kanals. Dies verbessert die Stromkontrolle erheblich, reduziert Leckströme und verringert die erforderliche Gatterspannung. Allerdings gibt es Beschränkungen bei der Höhe der Finnen und der Anzahl der nebeneinander angeordneten Finnen. Überschreitet man diese Grenzen, treten elektromagnetische Störungen auf. Heute haben wir diesen Engpass erreicht.

Nanoblatt/Ringgatter-Feldeffekttransistor (GAAFET): Durch den Ersatz der vertikalen Finnen durch horizontale Nanoblattstapel! Das Gatter umgibt jetzt den Kanal an allen vier Seiten, was die Leckströme weiter reduziert und den Antriebsstrom erhöht. Chiphersteller können auch die Breite der Nanoblätter flexibel anpassen, um besser an spezifische Chipdesigns anzupassen: Breite Nanoblätter bedeuten einen höheren Antriebsstrom, während schmale Nanoblätter den Stromverbrauch optimieren. Dies ist derzeit der fortschrittlichste Transistor in der Massenproduktion, und Imec erwartet, dass diese Architektur die Entwicklungsstraßenpläne der kommenden Generationen leiten wird und schließlich zum CFET übergehen wird.

CFET zielt darauf ab, die Funktionen zweier Transistoren in dem Raum eines Transistors zu realisieren. Seit Jahrzehnten treibt die CMOS-Logikschaltung die Computer an. Sie basiert auf zwei Arten von Transistoren: PMOS und NMOS. Ihre Arbeitsweise besteht darin, dass dasselbe Eingangssignal einen der Transistoren einschaltet und den anderen ausschaltet, um eine relativ effiziente Funktion zu ermöglichen. Derzeit werden sie normalerweise paarweise nebeneinander montiert. Befürworter glauben, dass CFET sie übereinander stapeln kann, wodurch die Fläche einiger Schaltungen um die Hälfte reduziert werden kann.

Eine mögliche Realisierungsweise von CFET besteht darin, zwei Transistoren gleichzeitig herzustellen, anstatt sie nacheinander zu fertigen oder auf verschiedenen Wafern herzustellen und dann zusammenzufügen. Zunächst werden auf einem Siliziumwafer abwechselnde Schichten aus Silizium und Silizium-Germanium abgeschieden. Nachdem in diesen Schichten Gräben und andere Strukturen geätzt wurden, werden die Silizium-Germanium-Schichten mit einem Ätzmittel geätzt, ohne die Siliziumschichten zu beschädigen, um eine Gruppe von schwebenden Siliziumbändern mit nanoskaliger Dicke zu bilden. Das oberste Siliziumband (das sogenannte Nanoblatt) bildet den PMOS-Transistor, das unterste Siliziumband bildet den NMOS-Transistor, oder umgekehrt.

Die weltweit größten Chiphersteller - Intel, Samsung und TSMC - arbeiten derzeit daran, die Massenproduktion von CFET-basierten Chips zu realisieren. Sie haben alle bereits CFET-Chipprototypen hergestellt. Die Ingenieure von TSMC gaben auf der IEEE Electron Devices Meeting im Dezember letzten Jahres bekannt, dass das Unternehmen mit seinen Bauelementen eine ultrakompakte Speicherzelle und eine Schlüssel-Testschaltung namens Ringoszillator hergestellt hat. Im Juni diesen Jahres wird Samsung auf der IEEE Symposium on VLSI Technology und Circuits eine CFET detailliert vorstellen, die bisher die kleinste Größe hat und aus den meisten Nanoblättern (insgesamt sechs Schichten) besteht.

Heremans weist jedoch darauf hin, dass die beste Herstellungsweise für CFET noch lange nicht geklärt ist. "Es ist offensichtlich, dass es noch viele Lösungen zu erkunden gibt." Beispielsweise hat Imec ständig neue Methoden entwickelt, um die oberen und unteren Transistoren besser elektrisch voneinander zu isolieren, damit sie unabhängig voneinander funktionieren können. Der Prozess, um dies zu erreichen, ist sehr komplex. Die Silizium- und Silizium-Germanium-Schichten, die den oberen Transistor bilden, werden auf einem völlig anderen Siliziumwafer hergestellt. Dann werden die beiden Wafer auf eine bestimmte Weise miteinander verbunden, so dass nur die Silizium- und Silizium-Germanium-Schichten auf dem oberen Wafer mit dem unteren Wafer verbunden sind. Dieser Prozess fügt auch eine zusätzliche Isolationsschicht zwischen den Materialien des oberen und des unteren Wafers hinzu, um die erforderliche elektrische Isolation zu gewährleisten.

Der Straßenplan zeigt tatsächlich drei Arten von CFET: monolithisches CFET (schrittweise übereinander gestapelt auf demselben Wafer), sequentielles/gebondetes CFET (n-Typ und p-Typ werden auf verschiedenen Wafern hergestellt und dann verbunden), und schließlich dünnkanaliges zweidimensionales Material-CFET (bei dem der Siliziumkanal durch eine atomar dünne Schicht ersetzt wird).

Obwohl dies schwierig scheint, hilft es auch, das Problem der ungleichen Ladungstransportgeschwindigkeit zwischen PMOS- und NMOS-Bauelementen zu lösen. Die heutigen Chips verwenden Siliziumwafer, die entlang einer Kristallfläche geschnitten sind, die für die Leitfähigkeit von NMOS vorteilhaft ist. Wenn die PMOS-Schicht jedoch auf einem separaten Wafer hergestellt wird, kann dieser Wafer so geschnitten werden, dass er für die Leitfähigkeit von PMOS-Bauelementen vorteilhafter ist. Intel testet derzeit diese Lösung und wird die Forschungsergebnisse im Juni auf der IEEE Symposium on VLSI Technology und Circuits veröffentlichen.

Imec erwartet, dass die Entwicklung von CFET der von anderen kürzlich eingeführten Technologien ähneln wird, wie beispielsweise dem FinFET vor 15 Jahren und den derzeit in der Kommerzialisierung befindlichen Nanoblatttransistoren. Das heißt, zunächst wird ein Anfangsprodukt veröffentlicht, dann wird an der Verbesserung der Dichte und Leistung gearbeitet, und schließlich wird versucht, die Leistung oder die Energieeffizienz in der hochdichten Version weiter zu verbessern.

Danach erwartet Imec, dass die Branche etwa um 2041 das Siliziummaterial in CFET durch ein oder mehrere neue zweidimensionale Halbleitermaterialien ersetzen wird. Im Gegensatz zur Umstellung auf CFET liegt die Hauptfunktion der zweidimensionalen Halbleiter in der Reduzierung des Stromverbrauchs.

"Das allgemeine Ziel des Fortschritts des Straßenplans ist natürlich die Entwicklung von Technologien, die die Stromerzeugungseffizienz pro Watt verbessern", sagte Heremans. In fortschrittlichen Chips kann eine geringe Verringerung der Spannung den Stromverbrauch erheblich reduzieren.

Hier liegt der Vorteil der zweidimensionalen Halbleitertechnologie. Heremans weist darauf hin, dass die Dicke der zweidimensionalen Halbleiter weniger als einen Nanometer beträgt, während die Dicke zukünftiger Siliziumnanoblätter drei Nanometer betragen wird. Daher benötigt das Transistorgatter, das den Kanalbereich umgibt, im Vergleich zu dickeren Siliziumnanoblättern nur eine geringere Spannung, um den Stromfluss durch eine so dünne Struktur zu steuern. Heremans sagte auch, dass die Effizienz von zweidimensionalen CFETs weiter verbessert werden könnte, wenn die Branche ein Halbleitermaterial mit einer höheren Ladungsflussgeschwindigkeit wählt.

Interkonnektivität, Verkapselung und Lithografie usw.

Wenn CFET wie von Imec vorhergesagt rechtzeitig auf den Markt kommt, wird es in eine Branche eintreten, die bereits über ein dreidimensionales Denken verfügt. Intel hat die Stromversorgungsinterkonnektivität unter die Siliziumtransistorschicht auf dem Chip verlagert, und angesichts der komplexen Verbindungsweise von CFET müssen möglicherweise auch einige Datensignale dorthin verlagert werden.

Ebenfalls wichtig ist, dass Chipunternehmen bis 2033 über mehr als zehn Jahre Erfahrung in der Chipstapelung verfügen werden, um die Menge an Silizium in den Prozessoren zu erhöhen. Beispielsweise werden in der AMD MI300 GPU "Rechenmodule", die mit dem neuesten Prozess hergestellt wurden, auf einem anderen Chip gestapelt, der mit einem älteren Prozess her