Wafer-Fertigung: Der Wettlauf um 1 nm

Als die Trommeln für den 2nm-Prozess gerade ertönten, richtete die Aufmerksamkeit der Halbleiterindustrie bereits auf ein noch weiter vorausliegendes technologisches Gebiet – den 1nm (A10)-Knotenpunkt. Dies ist nicht nur die ultimative Prüfstunde für Moores Gesetz, sondern auch die Wasserscheide, an der die Chip-Herstellungstechnologie vom "Nanometerzeitalter" in das "Ångströmzeitalter" übergeht.

Nach der Prognose des von der IMEC (Belgisches Mikroelektronik-Forschungszentrum) veröffentlichten Roadmaps für die Sub-1nm-Prozessknotenpunkte zukünftiger Siliziumtransistoren wird die Halbleiterindustrie bis 2036 vom Nanometer- in das Atom- (Ångström-)Zeitalter übergehen. Dies bedeutet, dass die atomar präzise Herstellung von Siliziummaterialien zu einer strategischen Schnittstelle für die Entwicklung der Halbleitertechnologie werden wird. 1nm entspricht 10 Ångström, was bedeutet, dass der Mensch Transistoren auf atomarer Ebene aufbauen wird, und die Position jedes Atoms ist für den Erfolg oder Misserfolg von entscheidender Bedeutung.

Die drei Industriegiganten TSMC, Samsung und Intel haben alle Pläne für den 1nm-Prozess bekannt gegeben, was den Wettlauf um die fortschrittlichste Technologie in das Ångströmzeitalter katapultiert. An diesem Knotenpunkt wird die Transistorarchitektur von der GAA-Nanoplättchen- zur CFET- (Complementary Field-Effect Transistor) Architektur evolvieren. Die Lithografieanlagen müssen eine numerische Apertur von 0,55 oder sogar 0,75 erreichen, und die Kosten für die Fabrikation von Wafern werden auf über 30 Milliarden US-Dollar steigen. Dies ist ein High-Stakes-Spiel, an dem nur die besten Spieler teilnehmen können.

Ständige Meldungen über die Massenproduktion von 1nm-Chips

Beim Fortschritt der Massenproduktion verfolgen die Zeitpläne der Giganten einander, aber jeder behält auch seine eigenen Pläne für sich.

Als Weltmarktführer in der Waferfertigung hat TSMC fast 70 % des globalen Marktes für Waferfertigung erobert und führt in der Branche bei fortschrittlichen Prozesstechnologien seit langem an. Derzeit wird sein 2nm-N2-Prozess Ende 2025 in Massenproduktion gehen, und in diesem Jahr wird er von Top-Kunden wie Apple und AMD kommerziell eingesetzt. Der nachfolgende A16-Prozess wird von NVIDIA's Feynman-GPU erstmals eingesetzt, und die Probefertigung wird Ende des Jahres beginnen, die Massenproduktion 2027.

Im noch fortschrittlicherem 1nm-Segment hat TSMC bereits seine Pläne umgesetzt. Laut Plan wird sein erstes Ångström-Prozess A10 (1nm) 2030 auf den Markt kommen. Zu diesem Zeitpunkt wird die Anzahl der Transistoren in Chips, die TSMCs 3D-Packtechnologie verwenden, über 1 Billion erreichen, und selbst bei herkömmlichen Chips wird die Transistorenanzahl über 200 Milliarden liegen. Bei der Kapazitätserweiterung wird der Tainan-Salun-Park mit einer Gesamtfläche von 531 Hektar im April diesen Jahres die zweite Umweltprüfung durchlaufen und das Ende der Umweltprüfung im dritten Quartal 2027 abschließen. Laut den von TSMC zuvor veröffentlichten Plänen sollen im Park sechs Waferfabriken gebaut werden. Die Fabriken P1 - P3 werden sich auf den 1,4nm-Prozess A14 konzentrieren, während die Fabriken P4 - P6 speziell für den 1nm-Prozess A10 ausgelegt sind. Später ist nicht ausgeschlossen, dass auch ein 0,7nm-Prozess hinzukommt. Darüber hinaus gibt es Meldungen, dass die geplante Tainan-Fab 25-Waferfabrik sechs Produktionslinien aufnehmen kann und ebenfalls nach dem Schema von P1 - P3 für 1,4nm und P4 - P6 für 1nm ausgelegt ist. Vor A10 wird TSMC voraussichtlich 2028 den 1,4nm-Prozess A14 einführen und die zweite Generation der GAA-Transistorstruktur und die Rückseitenstromversorgungstechnologie verbessern.

Samsung Electronics hat sich das Ziel gesetzt, bis 2030 den 1nm-Prozess SF1.0 zu entwickeln und in die Massenproduktion zu überführen, um mit TSMC um die Führung in der fortschrittlichen Prozesstechnologie zu konkurrieren.

Hinter Samsungs aggressiver Vorgehensweise verbirgt sich eine unangenehme Realität. Obwohl Samsung das Exynos 2600-Chip mit 2nm-Technologie zuerst auf den Markt gebracht hat, lag die Ausbeute bei der Probefertigung nur bei 30 %. Erst Anfang dieses Jahres stieg die Ausbeute des 2nm-GAA-Prozesses (SF2) auf 50 %. Im Vergleich dazu erreichte TSMC bei seinem 2nm-Prozess von Anfang an eine Ausbeute von 60 %. Noch gravierender ist, dass Kernkunden wie Qualcomm und AMD kontinuierlich ihre Aufträge an TSMC verlagern, und sogar Samsungs eigene Galaxy S25-Serie hat das Exynos-Chip verlassen und sich für das Qualcomm Snapdragon entschieden.

Intel hat auf der Foundry Direct Connect-Veranstaltung 2024 seinen Roadmap aktualisiert: Der 14A (1,4nm)-Knotenpunkt wird 2026 in die Produktion gehen, und der 10A (1nm)-Knotenpunkt wird Ende 2027 in die Entwicklung/Produktion gehen.

Das japanische Rapidus ist ebenfalls aktiv dabei. Rapidus wurde von acht großen japanischen Unternehmen, darunter Sony und Toyota, gegründet und hat das Ziel, die technologische Lücke zu TSMC auf sechs Monate zu verkürzen. Derzeit wird aktiv an der 1,4nm-Technologie gearbeitet, und die Produktion wird 2029 beginnen. Einige Marktanalysten gehen jedoch davon aus, dass Rapidus möglicherweise bereits Ende 2028 mit der Produktion beginnen wird. Dieses japanische Waferfertigungsunternehmen zeigt starkes Engagement bei der Umsetzung seiner Geschäftsideen, aber es steht vor erheblichen strukturellen Herausforderungen, da Japan einen großen Fabless-Markt fehlt, der den hohen Bedarf an 1nm-Chips decken könnte.

Analyse der 1nm-Technologiefähigkeiten

Die technologischen Herausforderungen des 1nm-Prozesses sind weit größer als bei früheren Technologien, und der Kern liegt in der Generationenübergang der Transistorarchitektur.

Die Evolution von GAA zu CFET

Derzeit wird bei den 2nm-Knotenpunkten allgemein die GAA- (Gate-All-Around) Nanoplättchen-Transistorarchitektur verwendet, aber für den 1nm-Knotenpunkt wird eine noch aggressivere Architektur benötigt. Das IMEC-Roadmap zeigt, dass von 2nm bis A7 (0,7nm) der Forksheet-Design verwendet werden wird, und anschließend werden bei den A5- und A2-Knotenpunkten CFET (Complementary FET) eingeführt.

Samsung hat klar angegeben, dass es bei dem 1nm-Knotenpunkt die Forksheet-Struktur verwenden wird – eine Weiterentwicklung der GAA-Nanoplättchen, die auf der Standard-GAA-Basis eine zusätzliche Dielektrikumswand hinzufügt, um die Transistordichte und -leistung weiter zu verbessern. TSMC wird möglicherweise bei dem 1nm-Prozess nicht sofort CFET verwenden, sondern stattdessen die GAA-Architektur weiter optimieren.

Der Kernpunkt des CFET liegt in der 3D-Vertikalstapelung: Die N- und P-Transistoren werden übereinander gestapelt und teilen sich das gleiche Gate, wodurch die Fläche um 50 % reduziert und die Stromdichte verdoppelt werden kann. Dies bedeutet, dass die Transistordichte auf der gleichen Chipfläche einen qualitativen Sprung machen wird. Allerdings erfordert die CFET-Architektur eine atomare Präzision bei der Wafer-Front-Laminiertechnik, und die Ausrichtung mehrerer Schichten von Bauelementen ist äußerst schwierig. Die industrielle Umsetzung steht vor erheblichen Herausforderungen.

Es ist bemerkenswert, dass der CFET nach dem bisherigen technologischen Weg der anerkannte Standard für die nächste Generation von Architekturen war. Aber die von der Peking-Universität in China vorgeschlagene FlipFET-Technologie hat erstmals die dreidimensionale vertikale Integration von acht Transistorschichten erreicht. Die logische Dichte pro Fläche ist im Vergleich zum herkömmlichen FinFET um 3,2 Mal höher, und der Stromverbrauch ist um 58 % reduziert. Dieses bahnbrechende Ergebnis wird von der Branche als eines der vielversprechendsten Lösungen für die Fortsetzung von Moores Gesetz angesehen. Im Gegensatz zum CFET, der auf einer komplexen Wafer-Front-Laminiertechnik basiert, werden bei der FFET-Technik zuerst die n-Typ-Transistoren (z.B. FinFET NMOS) auf der Waferfront hergestellt, und dann wird ein weiterer Wafer gebondet, umgedreht und gedünnt, um die p-Typ-Transistoren (z.B. FinFET PMOS) auf der Rückseite herzustellen. Diese Struktur erfordert keine vertikale Stapelung, sondern trennt die n/p-Bauelemente räumlich durch physikalisches Umdrehen, wodurch das Problem der Ausrichtung mehrerer Schichten beim CFET von Grund auf vermieden wird.

Die Grenzherausforderung der Lithografie

Der 1nm-Prozess stellt fast unmögliche Anforderungen an die Lithografie. Die High-NA EUV-Lithografieanlage (0,55 NA) von ASML wurde bereits ausgeliefert, und ihre Auflösung wurde auf 8nm Linienbreite verbessert. Theoretisch kann sie bei doppelter Belichtung die Produktion von 1nm-Chips unterstützen. Aber die Kosten für jede Anlage betragen über 350 Millionen Euro, und sie wiegt 150.000 Kilogramm. Es benötigt 250 Ingenieure sechs Monate, um sie zusammenzubauen.

Weiter in der Zukunft befindet sich die von ASML entwickelte Hyper-NA EUV (0,75 NA), die voraussichtlich um 2030 auf den Markt kommen wird und den Namen HXE-Serie tragen wird. ASML geht davon aus, dass die Hyper-NA-Lithografieanlage möglicherweise die Massenproduktion von 0,2nm oder noch fortschrittlicherer Technologie ermöglichen kann, aber dies ist derzeit noch nicht ganz sicher.

Rückseitenstromversorgung und neue Materialien

Um die Kabelverlegung zu entspannen, wird bei dem 1nm-Knotenpunkt allgemein die Rückseitenstromversorgungsnetzwerk- (BSPDN) Technologie verwendet, um das Stromversorgungsnetzwerk auf die Rückseite der Transistoren zu verlagern, wodurch die Signalintegrität verbessert und der Stromverbrauch reduziert werden kann. Darüber hinaus wird die Forschung an zweidimensionalen Materialien wie Molybdändisulfid (MoS₂) als Transistorkanalmaterial beschleunigt. Diese Materialien können auch bei 1nm noch ihre Schalteigenschaften behalten, und ihre Elektronenbeweglichkeit ist zehn Mal höher als die von Silizium.

Das Marktpotential von 1nm

TSMC prognostiziert, dass bis 2030 die Anzahl der Transistoren in Chips, die 3D-Packtechnologie verwenden, über 1 Billion erreichen wird, und die Anzahl der Transistoren in Chips, die herkömmliche Packtechnologie verwenden, wird über 200 Milliarden liegen. Im Vergleich dazu hat das aktuelle NVIDIA GH100 nur 80 Milliarden Transistoren.

Was bedeutet dies? Die Rechenleistung von AI-Trainingschips wird einen neuen Aufschwung erleben. TSMC hat festgestellt, dass jeder Prozess von 5nm bis A14 eine Verbesserung der Stromverbrauchseffizienz von etwa 30 %, eine Leistungssteigerung von 15 % und eine Steigerung der Transistordichte von 20 % erzielen wird.

Samsung setzt auf die AI-Chips mit dem 1nm-Prozess. Laut einer koreanischen Medienbericht wird das AI6-Chip von Tesla mit Samsungs SF2T-Prozess 2027 in Massenproduktion gehen, und Samsungs 1nm-Prozess wird auf die nächste Generation von AI-Acceleratoren abzielen.

Was noch bemerkenswerter ist, ist, dass die Herstellungskosten von 1nm-Chips astronomisch hoch sein werden. Von 3nm auf 2nm ist die Kosten für einen Wafer von etwa 18.000 US-Dollar auf 30.000 US-Dollar gestiegen. Wenn dieser Trend fortsetzt, könnte die Kosten für einen 1nm-Wafer über 45.000 US-Dollar (etwa 320.000 Yuan) oder sogar höher liegen. Dies stellt nicht nur die Finanzkraft der Chip-Designfirmen auf die Probe, sondern könnte auch das Geschäftsmodell der gesamten Halbleiterindustrie neu gestalten.

Die Sieger dahinter

In diesem globalen Wettlauf um den 1nm-Prozess sind nicht nur die direkten Konfrontationen zwischen den Waferfertigungsgiganten wichtig, sondern auch die Kernspieler in der oberen Wertschöpfungskette, die bereits die Schlüsselrolle bei der Entscheidung des Ausgangs spielen und sogar die unsichtbaren Sieger dieses Wettlaufs sind.

An erster Stelle steht der Lithografieanlagenhersteller ASML. ASML dominiert den Markt für fortschrittliche Lithografieanlagen und hat 90 % des Marktes. Seine EUV- und High-NA-EUV-Lithografieanlagen sind die Kernausrüstung für die Herstellung von Chips mit 3nm oder kleineren Technologien. Im Wettlauf um 1nm bleibt ASML eine unverzichtbare Schlüsselrolle.

Kürzlich hat die imec angekündigt, dass das ASML EXE:5200 High-NA EUV-Lithographiesystem offiziell auf den Markt kommt. Dies ist derzeit das fortschrittlichste Lithografiewerkzeug. Die imec erwartet, dass das EXE:5200 High-NA EUV-Lithographiesystem im vierten Quartal 2026 vollständig zertifiziert sein wird. Gleichzeitig wird das ASML-imec Joint High-NA EUV Lithography Laboratory in Feldkirchen weiter betrieben, um die Kontinuität der High-NA EUV-Forschung und -Entwicklung von imec und seinen Ökosystempartnern sicherzustellen. Das ASML EXE:5200 (High-NA EUV) wird der Eintrittskarte für den 1nm-Prozess.

Darüber hinaus sind auch andere Prozessausrüstungen wie Ätzen und Dünnschichtabscheidung von größter Wichtigkeit. Im März dieses Jahres hat IBM angekündigt, dass es mit dem Halbleiterausrüstungshersteller Lam Research eine Partnerschaft für die Entwicklung des Sub-1nm-Spitzenlogikprozesses eingegangen ist. Das neue fünfjährige Abkommen wird sich auf die gemeinsame Entwicklung von neuen Materialien, fortschrittlichen Ätz-/Abscheidungsprozessen und High-NA-EUV-Lithografie konzentrieren. Die beiden Unternehmen werden die fortschrittlichen Forschungsfähigkeiten von IBMs Albany-Campus und Lams End-to-End-Prozesswerkzeuge und innovative Technologien kombinieren. Das Team wird den gesamten Prozess für die Herstellung von Nanoplättchen- und Nanostapelbauelementen sowie der Rückseitenstromversorgung aufbauen und validieren. Diese Fähigkeiten sollen die zuverlässige Übertragung von High-NA-EUV-Mustern auf die tatsächlichen Bauelementschichten ermöglichen, eine hohe Ausbeute erzielen und einen nachhaltigen Miniaturisierungsprozess, eine Leistungssteigerung sowie eine praktikable Massenproduktionsroute für zukünftige Logikbauelemente unterstützen.

Das Anwendungsunternehmen hat kürzlich auch angekündigt, dass es zwei Abscheidegeräte für den