Fortschritt des NiuCore PCIe IP: Von PCIe 3.0 zu PCIe 5.0, um die Grundlage für die Chip-Interkonnektivität zu stärken

Als die "Datenautobahn", die die Kernkomponenten wie CPU, GPU und NVMe-Festplatten im SoC-Chip verbindet, bestimmen die Leistung und Stabilität der PCI Express (PCIE)-Schnittstellen-IP direkt die Kommunikationseffizienz des gesamten Systems. In einer Zeit, in der die Nachfrage nach Künstlicher Intelligenz (KI), Hochleistungsrechnen (HPC) und Datencentern explodiert, ist eine schnelle und zuverlässige I/O-Verbindung der Schlüssel für das Durchbrechen von Chip-Barrieren geworden.

Mit seiner tiefgreifenden technologischen Expertise im Bereich der Hochgeschwindigkeitsschnittstellen hat NiuXin Semiconductor erfolgreich alle Kerntechnologien von PCIE 3.0 bis PCIE 5.0 gemeistert und eine umfassende Lösung entwickelt. Derzeit wird die NiuXin PCIE-IP von mehreren renommierten chinesischen Chipherstellern eingesetzt, und einige Projekte haben bereits die Chipfertigungsprüfung bestanden.

PCIe 5.0 IP: 32GT/s-Geschwindigkeitsrekord, der die Rechenleistung basisstabilisiert

Angesichts des extremen Bedarfs an Bandbreite bei der KI-Großmodell-Training, Hochleistungsrechnen und den kommenden Datencentern erhöht PCIe 5.0 die Übertragungsgeschwindigkeit auf 32GT/s und wird somit zum Schlüssel für das Überwinden der Systemleistungsschranken. Die von NiuXin Semiconductor eigenentwickelte PCIe 5.0 IP nutzt eine fortschrittliche analoge Front-End-Architektur und digitale Signalverarbeitungsalgorithmen, um effektiv die Verluste und Störungen des Signals bei Hochgeschwindigkeitsübertragungen zu überwinden und eine eigenständige und kontrollierbare Hochgeschwindigkeitsverbindungsoption für High-End-Chips bereitzustellen.

Die PCIe 5.0 IP von NiuXin Semiconductor verfügt über solide Grundlagen in der Technologie und kann die strengen Anforderungen von High-End-Chips an die Hochgeschwindigkeitsverbindung erfüllen. Diese IP integriert eine Hochleistungs-Clock-Data-Recovery (CDR)-Schaltung und nutzt die Technologien der Multi-Tap-Transmitter-Feedforward-Equalisierung (FFE) und der Receiver-Decision-Feedback-Equalisierung (DFE), um ein umfassendes Link-Equalisierungskonzept zu bilden, das effektiv die Kanalreserve erhöhen und die kontinuierliche Link-Equalisierung unterstützen kann, um die Stabilität der Datenübertragung zu gewährleisten.

Derzeit wurde diese IP auf der Grundlage des 12nm fortschrittlichen Prozessknotens siliziumverifiziert. Die Fähigkeit zur Dämpfungskompensation, die Bitfehlerrate und alle Kompatibilitätsindikatoren erfüllen die Protokollstandards. Sie wurde von führenden Chipkunden übernommen und wird derzeit in Flaggschiffprojekten wie AI-Rechenleistungssuperknoten, Datenbeschleunigungskarten und High-End-SSD-Steuerungen eingesetzt, um die Leistung von High-End-Rechenleistungschips zu verbessern.

Abbildung 1: Augenmusterqualität am PCIE5 PHY-Sender, 32GT/s 

PCIe 4.0 IP: Stärkung von Hochleistungsrechnen und KI-Anwendungen

Mit der zunehmenden Nachfrage nach Datenbandbreite in Anwendungen wie Künstlicher Intelligenz, Datencentern und Unternehmensspeicherlösungen ist PCIe 4.0 zur Standardwahl bei der Entwicklung von Hochleistungs-Chips der neuen Generation geworden. Das PCIe 4.0 PHY IP-Konzept von NiuXin Semiconductor zielt darauf ab, den Kunden einen kostengünstigen Weg zur Verbesserung der Verbindung zu bieten.

Diese IP nutzt die branchenübliche PMA/PCS-Schichtarchitektur und unterstützt nativ die PIPE-Schnittstelle. Sie integriert die eigenentwickelte Technologie zur Erzeugung von niederfrequenten Taktungen und ein umfassendes adaptives Equalisierungskonzept (FFE + CTLE + DFE). Diese Konstruktion verbessert deutlich die Signalintegrität in komplexen Kanalumgebungen und gewährleistet eine extrem niedrige Bitfehlerrate. Derzeit wurde dieses Konzept auf den 28nm/22nm Prozessplattformen verifiziert und von Kunden übernommen und steht kurz vor der Massenproduktion. Gleichzeitig wurde die Entwicklung und Verifizierung auch auf fortschrittlichen Prozessknoten wie 12nm abgeschlossen. Dieses Konzept wurde von renommierten Herstellern übernommen und wird in Schlüsselprojekten wie PCIe-Switch-Chips und PCIe-Retimern in großem Maßstab eingesetzt werden.

Abbildung 2: Augenmusterqualität am PCIE4 PHY-Sender, 16GT/s 

PCIe 3.0 IP: Zuverlässige Verbindungslösung für etablierte Prozesse

PCIe 3.0 ist immer noch ein weit verbreiteter und kostengünstiger Schnittstellenstandard auf dem Markt. Die PCIe 3.0 PHY IP von NiuXin Semiconductor optimiert die Chipgröße und den Stromverbrauch umfassend, während die Leistung stabil bleibt.

Diese IP unterstützt Übertragungsgeschwindigkeiten von 2.5GT/s, 5GT/s und 8GT/s und integriert eine adaptive Clock-Data-Recovery-Schaltung und eine fortschrittliche analoge Front-End-Architektur, um eine intelligente Anpassung an verschiedene Kanäle und die Temperaturverfolgung zu ermöglichen. Derzeit wurde diese IP auf etablierten 22nm/40nm Prozessknoten siliziumverifiziert und in der Produktion von PCIe 3.0-Switch-Chips erfolgreich eingeführt. Dank der Mehrportkonfiguration und des niedrigen Latenzzeitdesigns ist sie die ideale Wahl für Datencentren, industrielle Automatisierung und Konsumelektronik.

Abbildung 3: Testergebnisse des internen Augenmusters am PCIE3 PHY-Empfänger für lange, mittlere und kurze Kanäle bei hohen und niedrigen Temperaturen

Technologischer Kern: Umfassende Optimierung von der physikalischen Ebene bis zur Subsystemebene

Das PCIE IP-Konzept von NiuXin Semiconductor kann den Kunden eine umfassende Subsystemlösung bieten.

1. Exzellente Signalintegrität: Dank der feinen Gestaltung des analogen Front-Ends und der Equalisierungstechnologie kann unsere IP unter verschiedenen Prozess- und Kanalbedingungen eine Bitfehlerrate (BER) von besser als 10⁻¹² erreichen, was die äußerste Zuverlässigkeit der Datenübertragung gewährleistet.

2. Flexible Konfiguration und niedriger Stromverbrauch: Es werden verschiedene Kanalbreitenkonfigurationen wie x1/x2/x4/x8/x16 unterstützt, um flexibel an verschiedene Bandbreitenanforderungen angepasst zu werden. Gleichzeitig kann die umfassend optimierte Stromverwaltungsstrategie perfekt für stromempfindliche mobile und eingebettete Anwendungen eingesetzt werden.

3. Vollständige Kompatibilität: Unser IP-Konzept ist vollständig kompatibel mit den PCIE 5.0/4.0/3.0/2.0/1.0-Standards, um eine nahtlose Integration in die bestehenden Ökosysteme der Kunden zu gewährleisten.

Angesichts der zukünftigen Nachfrage nach noch höheren Datenübertragungsgeschwindigkeiten hat NiuXin Semiconductor bereits die nächsten Generationen von Verbindungsschnittstellenstandards vorbereitet. Derzeit ist die PCIe 6.0 IP von NiuXin Semiconductor entwickelt und wird aktiv in die Massenproduktion eingeführt, um den technologischen Fortschritt aufrechtzuerhalten und sich optimal auf die zukünftige Steigerung der Rechenleistung vorzubereiten.

NiuXin Semiconductor hat das Vertrauen und die Anerkennung seiner Kunden durch die schnelle Reaktion auf technologische Anforderungen und die Fähigkeit zur umfassenden maßgeschneiderten Beratung gewonnen. Neben der Bereitstellung von etablierten und siliziumverifizierten IPs kann NiuXin Semiconductor auch auf der Grundlage der spezifischen Anforderungen der Kunden eine umfassende technologische Unterstützung von der Link-Simulation und Signalintegritätsanalyse bis zur Systemebenen-Debugging anbieten, um die Markteinführungszeit der Produkte der Kunden erheblich zu verkürzen.

Dieser Artikel stammt aus dem WeChat-Account "NiuXin Semiconductor", Autor: NiuXin Semiconductor. 36Kr hat die Veröffentlichung mit Genehmigung durchgeführt.