1,15 Millionen Wafer entscheiden den "Chipkrieg" im Jahr 2026. Apple, MediaTek und OpenAI treten in letzter Minute in das Spiel ein.

„Die Einnahmen aus Datencentern werden in den nächsten sechs Quartalen 500 Milliarden US - Dollar betragen.“ sagte Huang Renxun auf der GTC25.

Bei der CES 2026, die am 6. Januar 2026 eröffnete, erklärte Huang erneut, dass 90 % der ASIC - Projekte scheitern würden. Dies ist in der Tat eine mündliche „Verurteilung“ der bisherigen ASIC - Chips (anwendungsspezifische integrierte Schaltungen), repräsentiert durch den Google TPU. Ein umfassender Angriff auf die ASIC - Chips hat sich bereits heimlich begonnen.

Viele Leute interessieren sich für das Endspiel des Wettbewerbs zwischen GPU und ASIC. Die Antwort liegt in der ultimativen Munitionsdepot der Halbleiterkriegs - die fortschrittliche Verpackungskapazität CoWoS von TSMC.

Dies bedeutet, dass man die Lieferungsmuster der AI - Rechenleistungschips im Jahr 2026 genau berechnen kann, indem man die Reservierungs - und Verteilungssituation der CoWoS - Kapazität von TSMC detailliert analysiert.

Man kann sagen, dass der „Chip - Krieg“ im Jahr 2026 von der CoWoS - Waferkapazität von 1,15 Millionen Scheiben von TSMC abhängt.

Konfrontation zwischen GPGPU - und ASIC - Lager, Bild generiert von KI

 

01 Der Ursprung des Krieges

Wir legen zunächst den Hintergrund des Krieges zwischen GPU und ASIC dar (Fachleute können diesen Teil überspringen).

Es ist allgemein anerkannt, dass der Bedarf an Rechenleistung in der Künstlichen Intelligenz steigt. Es muss jedoch klar sein: Fortschrittliche Rechenarchitekturen, Prozess - Technologien und fortschrittliche Verpackungen sind die drei Schlüsselwege.

Was die Architektur betrifft, wird am häufigsten über GPGPU (Allgemeine Grafikprozessoren) gesprochen. Nvidia hat sich auf diesem Weg dank der 20 - jährigen Vorarbeit der CUDA - Ökosystem zum absoluten König in der allgemeinen Parallelrechnung entwickelt.

Auf Hardwareebene besitzt Nvidia zwei Kernwaffen: Die extrem hohe Bandbreite des HBM - Speichers und die massive Streaming - Prozessor - Array des GPGPU. Von H200, GB200 bis zum im Januar 2026 vorgestellten „Vera Rubin“ sind dies alles Produkte dieses Wegs. Die Leistungssteigerung hängt direkt mit der Speicherbandbreite und der Größe der NVLink - Interkonnektion zusammen.

Außerhalb des GPGPU haben ASIC - Chips, wie der Google TPU, einen anderen präziseren und maßgeschneiderten Architekturweg entdeckt - die Last auf der Cloud - Inferenceseite wird immer fester. ASIC - Chips, die für bestimmte Algorithmen (wie Transformer) maßgeschneidert sind, können eine überlegene Energieeffizienz, d. h. Leistung pro Watt und Gesamtnutzungskosten (TCO) aufweisen.

Googles TPU und Amazons Trainium sind die Pioniere auf diesem Weg. Designfirmen wie Broadcom, Marvell und Al chip haben sich einen Weg in den Billionen - Markt der AI - Chips gebrochen, indem sie ASIC - Chips für diese Cloud - Giganten maßgeschneidert haben.

Im Vergleich zum Wettbewerb um die Architektur ist der Weg der Prozess - Technologie leichter zu verstehen. Von 7 nm, 5 nm, 3 nm bis zur Massenproduktion von 2 nm Ende 2025 bedeutet jeder Sprung in der Technologie eine Steigerung der Transistor - Dichte und der Energieeffizienz.

Allerdings ist die Prozess - Technologie ein Weg mit hohen Hindernissen: Die Evolutionsgeschwindigkeit wird immer langsamer, die Kosten immer höher. Der Wafer - Fertigungspreis für 2 nm beträgt bis zu 30.000 US - Dollar, und die Einstiegskosten können nicht von allen Spielern getragen werden. Darüber hinaus wird die Verkleinerung der Prozess - Technologie auf die „Leistungswand“ und die „Speicherwand“ stoßen.

Außerhalb der Architektur und der Prozess - Technologie ist die dritte Schlüsselroute die fortschrittliche Verpackung. Die fortschrittliche Verpackung, repräsentiert durch CoWoS (Chip on Wafer on Substrate), ist die „Krone der Perlen“ von TSMC für Hochleistungsrechner.

Konzeptbild der CoWoS - Verpackung, Quelle: TSMC

 

Das Wesen von CoWoS liegt in der heterogenen Integration. Mehrere kleine Chips, wie Rechen - Chiplets (GPU/ASIC - Kern), Hochleistungs - Speicher (HBM), I/O - Chiplets usw., werden über ein Interposer - Substrat in einer Verpackung mit ultrahoher Dichte und ultrahoher Bandbreite integriert.

Tabelle 1: Trend der Änderung der Interposer - Fläche von CoWoS

Diese Methode kann die Größe - Beschränkung der Einzel - Chip - Photomaske (Mask) überwinden. Die Interposer - Fläche kann derzeit bis zu 2800 mm² erreichen. Der direkte Vorteil ist, dass es mehr Transistoren und höheren HBM - Speicher gibt.

Darüber hinaus hat CoWoS aufgrund des Silizium - Interposers einen sehr kleinen Abstand zwischen den Mikrobump (μBump), wodurch die Kommunikationsbandbreite zwischen den Chiplets sprunghaft ansteigt und die Latenz und die Leistungskonsumtion stark reduziert werden.

Deshalb sind sowohl Nvidias GPU, die auf maximale Leistung abzielt, als auch die ASIC - Chips der Cloud - Giganten, die auf optimale Gesamtnutzungskosten abzielen, wenn sie in die Spitzen - AI - Rechenleistung involviert sind, auf CoWoS angewiesen.

So wird im Jahr 2026 wenn die Prozess - Technologie in die Tiefe von 2 nm vordringt, die Kosten steigen und die Architektur - Wege grundlegend auseinander gehen, die Kapazitätsverteilung der fortschrittlichen CoWoS - Verpackung zur wichtigsten Variablen, die das Rechenleistungslayout bestimmt, ohne Ausnahme.

02 Kapazitätskarte: Die Versorgungsstruktur von TSMC CoWoS

Tabelle 2: Der Anstieg der CoWoS - Kapazität von TSMC

 

Nach unseren Informationen ist die CoWoS - Kapazität von TSMC in den letzten drei Jahren von 12.000 Wafern pro Monat auf 80.000 Wafer pro Monat Ende 2025 gestiegen. Das geschätzte Ziel für Ende 2026 liegt bei etwa 120.000 Wafern pro Monat.

Nehmen wir einen jährlichen effektiven Durchschnitt von 96.000 Wafern pro Monat. Die gesamte effektive CoWoS - Kapazität von TSMC im Jahr 2026 beträgt also etwa: 96.000 Wafer/Monat × 12 Monate = 1.150.000 Wafer. Dies ist die Gesamtmunitionsbasis des AI - Chip - Krieges.

Prinzipien der Kapazitätsverteilung

Wie diese 1.150.000 Wafer verteilt werden, ist hinter einem komplexen Spiel auf der Grundlage von Technologie, Geschäft und Geopolitik steckt.

Nach Priorität wird Nvidia als der früheste und kühne Mitdefinierer und Investor von CoWoS, dessen Architektur (wie NVLink) tief mit der CoWoS - Technologie von TSMC gekoppelt ist, zweifellos den größten Anteil erhalten.

Nach der Kundenebene haben Apple, Nvidia und AMD als die drei größten VVIP - Kunden von TSMC die Grundkapazität durch ihre riesigen Vorauszahlungen und Langzeitverträge gesichert. Apple wird jedoch erst 2028 eigene AI - Chips entwickeln. Darüber hinaus haben Broadcom und Marvell aufgrund der riesigen ASIC - Aufträge von Cloud - Giganten wie Google, AWS und Meta in die Spitze der VIP - Kunden eingestiegen.

Darüber hinaus sind für TSMC außer den ASIC - Chips auch AMD, Intel und sogar chinesische Kunden wichtige Kräfte, um Nvidia zu balancieren und das Kundenrisiko zu diversifizieren, und werden auch einen Teil der Kapazität erhalten.

Detaillierte Kapazitätsverteilung

Insgesamt wird Nvidia mit der stärksten Produktnachfrage, dem höchsten Einzelpreis und der führenden Technologie wahrscheinlich fast 60 % der Kapazität erhalten; AMD hat eine Reservierung von etwa 90.000 Wafern, was einem Anteil von fast 8 % entspricht und im Vergleich zu 2025 einen Anstieg von 64 % bedeutet, fast genauso wie Nvidia.

Natürlich umfasst der sprunghafte Anstieg der CoWoS - Aufträge eines einzelnen Kunden auch den Faktor der vergrößerten Interposer - Fläche, aber der Beitrag zur Geschäftsentwicklung muss positiv sein. Es muss jedoch betont werden, dass die anfängliche Ausbeute bei komplexeren und integrierteren Verpackungen (z. B. mit mehr HBM und größeren Interposern) niedriger ist, und die tatsächliche effektive Produktion muss abgeschätzt werden.

Tabelle 3: Die Gesamtreservierung und Verteilung der CoWoS - Kapazität

 

Der gesamte ASIC - Lager kann grob in Broadcom, Al chip, Marvell und MediaTek unterteilt werden. Broadcom ist hierbei der Anführer.

Broadcoms Reservierung im Jahr 2026 steigt sprunghaft auf 200.000 Wafer, was einem Anstieg von 122 % gegenüber dem Vorjahr entspricht, hauptsächlich aufgrund der externen Lieferung des Google TPU. Broadcom ist hauptsächlich für den TPU v6p und v7p verantwortlich, während der auf Inference ausgerichtete v7e von MediaTek übernommen wird und im zweiten Halbjahr 2026 eingeführt werden wird. In Zukunft wird der TPU v8 wahrscheinlich auch dem Muster von v7 folgen, und Broadcom und MediaTek werden zusammen CoWoS bestellen.

Broadcoms Reservierung von 200.000 Wafern kann nach der Kundenreservierung grob wie folgt aufgeteilt werden:

Der erste Hauptkunde, Google TPU, wird voraussichtlich 60 - 65 % der 200.000 Wafer erhalten

Der zweite Hauptkunde, Metas MTIA, macht etwa 20 % der Broadcom - Reservierung aus.

Der dritte Hauptkunde OpenAI wird Ende des Jahres einen internen Chip mit dem Code - Namen Titan einführen, der mit der TSMC N3 - Technologie hergestellt wird. Er wird voraussichtlich 5 - 10 % der Broadcom - Reservierung in diesem Jahr ausmachen und 2027 über 20 % erreichen.

2028 wird auch Apples AI - ASIC - Chip Baltra erscheinen. Derzeit ist Broadcom für die Hochgeschwindigkeits - Interkonnektion, SerDes - IP und die Rückseitenschaltung verantwortlich. Es wird voraussichtlich im ersten Halbjahr 2026 in die Produktion gehen.

Tabelle 4: Die CoWoS - Kapazitätsreservierung und - verteilung im ASIC - Lager

 

Im Vergleich dazu ist Marvell etwas enttäuscht, da AWS den Auftrag für den nächsten Trainium 3 an Al chip verlagert hat. Der Hauptkunde ist immer noch Amazons Trainium 2. Glücklicherweise hat der neue Kunde Microsoft den Maia 200 mit der N3E - Technologie eingeführt, was einen Rückgang verhindert hat. Die CoWoS - Reservierung bleibt im Vergleich zu 2025 gleich.

Al chip hat aufgrund des AWS Trainium 3 - Auftrags die CoWoS - Reservierung auf 60.000 Wafer erhöht, was einem Anstieg von 200 % gegenüber dem Vorjahr entspricht. Der größte Teil der reservierten Kapazität ist für den Trainium 3 Anita mit der N3 - Technologie bestimmt, zusammen mit Inferentia 2, Microsoft Maia 100 und einer geringen Menge an Intel Gaudi 3.

Annapurna, eine Tochtergesellschaft von AWS, hat immer die Aufgabe der Entwicklung von AI - ASICs übernommen und auch direkt CoWoS - Kapazität bei TSMC reserviert. Die Mariana - Version des Trainium 3 unterscheidet sich von der Anita - Version von Al chip und wird ebenfalls bei TSMC produziert.

MediaTek ist ein neuer CoWoS - Kunde von TSMC im Jahr 2026. Derzeit hat es eine große Anzahl von Mitarbeitern für die ASIC - Geschäftseinheit eingesetzt - dies wird in Zukunft ein Schwerpunkt von MediaTek sein - im zweiten