3D NAND, wie entwickelt sich es?

Seit der Einführung in den Speichermarkt Ende der 1980er Jahre hat der NAND-Flash-Speicher die Art und Weise, wie große Datenmengen gespeichert und abgerufen werden, grundlegend verändert.

Dieser nichtflüchtige Speicher, der speziell für die Hochdichte-Datenspeicherung entwickelt wurde, findet in fast allen Bereichen des Elektronikmarktes Anwendung, von Smartphones bis hin zu Rechenzentren. Er wird in den meisten mobilen und tragbaren Speichereinrichtungen wie SD-Karten und USB-Sticks eingesetzt. In den letzten Jahren hat der 3D-NAND auch bei der raschen Entwicklung der Künstlichen Intelligenz eine wichtige Rolle gespielt, indem er eine effiziente Speicherlösung für die großen Datenmengen bietet, die für das Training von KI-Modellen erforderlich sind.

Mit dem exponentiellen Wachstum des Datenspeicherbedarfs konkurrieren Chipunternehmen darum, die Speicherzellendichte des NAND-Flash-Speichers (gemessen in Gigabit pro Quadratmillimeter (Gb/mm²)) zu erhöhen und gleichzeitig die Kosten pro Bit zu senken. Vor über einem Jahrzehnt wechselte die Halbleiterindustrie vom zweidimensionalen NAND zum dreidimensionalen NAND, um die Beschränkungen bei der Größenreduzierung herkömmlicher Speicher zu überwinden. In den letzten Jahren haben die Unternehmen die Speicherdichte erhöht, indem sie die Anzahl der Speicherzellenschichten pro Chip und die Anzahl der gespeicherten Bits pro Zelle (bei kommerziellen NAND-Flash-Speichern bis zu vier Bits) erhöht haben.

Einer der wichtigsten Fortschritte war der Übergang von Floating-Gate-Transistoren zu Charge-Trap-Zellen. Die Floating-Gate-Technologie speichert Ladungen in einem Leiter, während Charge-Trap-Zellen Ladungen in einem Isolator speichern. Dies reduziert die elektrostatische Kopplung zwischen den Speicherzellen und verbessert somit die Lese- und Schreibleistung. Darüber hinaus ebnet die kleinere Herstellungsgröße von Charge-Trap-Zellen im Vergleich zu Floating-Gate-Transistoren den Weg für eine höhere Speicherdichte.

Da die 3D-NAND-Technologie ständig die physikalischen Grenzen erreicht, wendet die Halbleiterindustrie sich mehreren neuen Technologien zu, um die Speicherzellen enger anzuordnen – nicht nur horizontal, sondern auch vertikal. Mehrere innovative Technologien, die von imec entwickelt wurden, ermöglichen die vertikale Erweiterung, ohne die Leistung und Zuverlässigkeit des Speichers zu beeinträchtigen: die Integration von Luftspalten und die Trennung der Charge-Trap-Schicht.

Innerhalb der Charge-Trap-Zelle: Die Grundbausteine des 3D-NAND

Die Halbleiterindustrie plant, in den nächsten Jahren Gate-All-Around (GAA)- oder Nanoblechtransistoren in Logikchips einzusetzen. Die GAA-Architektur wird jedoch bereits weitgehend im Bereich des 3D-NAND-Flash-Speichers eingesetzt und ist die Stütze für die Hochdichte-Datenspeicherung. In dieser 3D-Architektur werden die Speicherzellen in vertikalen Ketten gestapelt und über horizontale Wortleitungen adressiert.

In den meisten Fällen fungieren Charge-Trap-Zellen als Speicherbauelemente im 3D-NAND. Diese Speicherzelle ähnelt einem MOSFET, jedoch ist in der Gate-Oxidschicht des Transistors eine dünne Schicht aus Siliziumnitrid (SiN) eingebettet. Dies macht die Gate-Oxidschicht zu einer Halbleitermaterialschicht, die als Oxid-Nitrid-Oxid (ONO)-Stapel bezeichnet wird, wobei die einzelnen Schichten als Sperroxidschicht, Fangnitridschicht und Tunneloxidschicht fungieren (Abbildung 1).

1. Diese Abbildung zeigt eine 3D-NAND-GAA-Architektur mit einer vertikalen Kette von Charge-Trap-Zellen, die ein Oxid-Nitrid-Oxid (ONO)-Gate-Dielektrikum und eine begrenzte Anzahl von Wortleitungen (WL) aufweist.

Wenn eine positive Vorspannung an das Gate angelegt wird, tunneln Elektronen aus der Kanalzone durch die Siliziumoxidschicht und werden in der Siliziumnitridschicht eingefangen. Dies erhöht die Schwellenspannung des Transistors. Der Zustand der Speicherzelle kann durch das Anlegen einer Spannung zwischen Source und Drain gemessen werden. Wenn ein Strom fließt, bedeutet dies, dass keine Elektronen eingefangen wurden und die Speicherzelle sich im Zustand „1“ befindet. Wenn kein Strom gemessen wird, befindet sich die Speicherzelle im sogenannten „Elektronen eingefangen“-Zustand, was dem Zustand „0“ entspricht.

Charge-Trap-Zellen werden in der 3D-NAND-Struktur mit der GAA-Vertikalkanal-Methode realisiert. Stellen Sie sich vor, einen planaren Transistor um 90 Grad zu drehen, wobei der vertikale leitende Kanal von der Gate-Stapelstruktur umgeben wird.

Der Herstellungsprozess des GAA-Kanals beginnt mit dem alternierenden Stapeln von Leitern (Silizium, das als Wortleitung dient) und Isolatorschichten (Siliziumoxid, um die Wortleitungen voneinander zu trennen). Anschließend werden mit fortschrittlichen Trockenätzwerkzeugen zylindrische Löcher nach unten gebohrt. Schließlich werden auf der Seitenwand der Löcher alternierend Siliziumoxid- und Siliziumnitridschichten abgeschieden, wobei der Polysilizium-Transistorkanal in der Mitte aller Schichten liegt. Diese Struktur wird oft als „Makkaroni-Kanal“ (macaroni channel) bezeichnet.

Das nächste Generation 3D-NAND: Zellstapelung und Zellskalierung

In den nächsten Jahren wird die Speicherindustrie die GAA-basierte 3D-NAND-Flash-Roadmap an ihre Grenzen treiben.

Heute bringen die führenden Hersteller 3D-NAND-Flash-Chips auf den Markt, die aus über 300 Schichten Oxid/Wortleitung gestapelt sind (Abbildung 2). Es wird erwartet, dass diese Zahl bis 2030 auf 1000 Schichten steigen wird, was einer Speicherkapazität von etwa 100 Gbit/mm² entspricht. Die Herausforderung besteht darin, den Durchmesser der Wortleitungen in einem 30-Mikrometer dicken Stapel weitgehend konstant zu halten. Die Aufrechterhaltung der Gleichmäßigkeit aller Komponenten in einem so kleinen Raum erhöht jedoch ständig die Komplexität und die Kosten des Prozesses und stellt höhere Anforderungen an die Hochstapelabscheidung und die Ätzprozesse mit hohem Aspektverhältnis.

2. Diese 3D-NAND-Flash-Abbildung hebt den z-Abstand zwischen benachbarten Wortleitungen hervor.

Um die Staplung von mehr Schichten zu ermöglichen, investieren Halbleiterunternehmen in die Entwicklung mehrerer unterstützender Werkzeuge, um die Speicherdichte des 3D-NAND zu erhöhen. Diese „Skalierungsbeschleuniger“ umfassen die Erhöhung der Anzahl der Bits pro Zelle und die Verringerung des xy-Abstands der GAA-Zellen (horizontale Skalierung). Neben der Erhöhung der Bitdichte und der Zelldichte ergreifen die Unternehmen auch Maßnahmen, um die Flächenausnutzung der Speicherarrays zu verbessern.

Eine weitere Methode zur Erhöhung der Speicherkapazität ist die Schichtstapelungstechnik, bei der Flash-Bauelemente übereinander gestapelt werden, um die Gesamtzahl der Schichten zu erhöhen. Im 3D-NAND-Flash werden die Speicherzellen in Reihe geschaltet, um eine Kette zu bilden. Dies wird durch das alternierende Stapeln von Isolator- und Leiter-Schichten und das Bohren von Löchern darin erreicht. Der Zellstapelungsprozess kann zwei bis drei Mal wiederholt werden – in Zukunft möglicherweise sogar vier Mal – um auf jedem Chip eine längere Kette zu erstellen. Jeder Zellstapel wird manchmal als eine „Schicht“ bezeichnet.

Indem eine große Anzahl von Speicherzellen gestapelt und die Schichten übereinander angeordnet werden, um höhere 3D-NAND-Chips zu erstellen, können Unternehmen die Gesamtzahl der Schichten erhöhen, ohne alle Schichten auf einmal herzustellen. Beispielsweise können Unternehmen 250 Speicherzellenschichten zusammenbauen und dann vier dieser Schichten zu einem 3D-NAND-Chip mit 1000 Schichten stapeln. Die Hauptherausforderung besteht darin, ausreichend tiefe Löcher in diesen mehrschichtigen Speicherchips zu ätzen und diese Löcher gleichmäßig zu füllen.

Darüber hinaus trennen einige Unternehmen die untere Logik von der NAND-Array und integrieren sie in einer Konfiguration, die als CMOS-Bonded Array (CbA) bezeichnet wird, erneut auf der NAND-Array. In dieser Konfiguration werden die CMOS-Chips auf separaten Siliziumwafern hergestellt und dann mit fortschrittlichen Verkapselungstechnologien (insbesondere Hybrid-Bonding-Technologie) an die NAND-Array angeschlossen. CbA ist die nächste Entwicklungsphase des CMOS-under-Array (CuA), bei dem die NAND-Chips in demselben monolithischen Prozess direkt auf dem CMOS-Chip hergestellt werden.

Ausblickend überlegen die Unternehmen, mehrere Speicherarrays auf einem einzelnen CMOS-Wafer zu verkleben, als Alternative zur Schichtstapelung – oder sogar mehrere Array-Wafer auf mehrere CMOS zu verkleben.

Um die steigenden Herstellungskosten zu kontrollieren, erforschen imec und andere Halbleiterunternehmen auch aktiv vertikale oder „z-Abstands“-Skalierungstechnologien, um die Dicke der Oxidschichten und der Wortleitungs-Schichten zu verringern. Auf diese Weise können mehr Speicherschichten mit kontrollierten Kosten gestapelt werden.

Vorteile und Nachteile der Z-Abstands-Skalierung beim 3D-NAND-Flash

Die Verringerung des Abstands zwischen den Speicherschichten ist für die kontinuierliche Senkung der Kosten des nächsten Generation 3D-NAND von entscheidender Bedeutung. Der Abstand zwischen benachbarten Wortleitungen beträgt etwa 40 Nanometer, und das Ziel der z-Achsen-Skalierung besteht darin, die Dicke der Wortleitungs-Schichten und der Siliziumoxidschichten in der Stapelstruktur weiter zu verringern. Auf diese Weise kann die Anzahl der Speicherschichten und somit die Anzahl der Speicherzellen pro Mikrometer Zunahme der Stapelhöhe erhöht werden, was schließlich zu einer Kostensenkung führt.

Ohne Optimierung hat die z-Achsen-Skalierung jedoch einen negativen Einfluss auf die elektrischen Eigenschaften der Speicherzellen. Dies kann zu einer Verringerung der Schwellenspannung, einer Erhöhung der Subschwellenschwingung und einer Verringerung der Datenhaltefähigkeit führen. Darüber hinaus erhöht es die Spannung, die für das Programmieren und Löschen der in den Speicherzellen gespeicherten Daten erforderlich ist. Dies führt zwangsläufig zu einer Erhöhung des Stromverbrauchs, einer Verringerung der Geschwindigkeit der Speicherzellen (RC-Verzögerung) und kann möglicherweise zum Durchbruch des Gate-Dielektrikums zwischen benachbarten Zellen führen.

Diese Effekte lassen sich auf zwei physikalische Phänomene zurückführen, die deutlicher werden, wenn die Speicherzellen enger aneinander gerückt werden: die Zell-Zell-Interferenz und die laterale Ladungstransfer.

Wenn die Dicke der Wortleitungs-Schicht verringert wird, verkürzt sich auch die Gate-Länge des Charge-Trap-Transistors entsprechend. Infolgedessen wird die Kontrolle des Gates über den Kanal allmählich schwächer, was die elektrostatische Kopplung zwischen verschiedenen Zellen fördert.

Neben der Zell-Zell-Interferenz führt die vertikale Verkleinerung der Speicherzellen auch zu einer lateralen Ladungstransfer (oder vertikalen Ladungsverlust): Die in den Speicherzellen eingefangenen Ladungen neigen dazu, aus der vertikalen SiN-Schicht zu wandern, was die Datenhaltung beeinträchtigt.

Charge-Trap-Zellen haben zwei geometrische Richtungen: z und xy (da die Zellen eine zylindrische Symmetrie haben, sind die x- und y-Abmessungen gleich). Ladungen können aus der Speicherzelle in beiden Richtungen entweichen. Ladungen entweichen in xy-Richtung durch das Tunnel- und/oder Sperr-Oxid im Gate aus der Zelle und auch in z-Richtung, um schließlich in die benachbarte Zelle oder zu nahe an die benachbarte Zelle zu gelangen. Dies ist auf die laterale Ladungstransfer zurückzuführen, die mit der Verkleinerung der vertikalen Abmessungen der Zellen und der Verringerung des Abstands zwischen ihnen deutlicher wird.

Im Folgenden werden wir die technologischen Treiber diskutieren, die diese Nachteile beheben können und es Forschern ermöglichen, die z-Abstands-Skalierung für die nächsten Generationen 3D-NAND-Flash freizuschalten.

Zwischen den Wortleitungen: Verwendung von Luftspalten zur Reduzierung der Zellinterferenz

Die Integration von Luftspalten zwischen benachbarten Wortleitungen ist eine potenzielle Lösung für das Problem der Zell-Zell-Interferenz. Die Dielektrizitätskonstante dieser Luftspalten ist niedriger als die des Gate-Dielektrikums, was die elektrostatische Kopplung zwischen den Speicherzellen verringert. Diese Technologie wird bereits weitgehend in der planaren zweidimensionalen NAND-Flash-Architektur eingesetzt. Die Integration von Luftspalten in eine hochwertige Siliziumoxid/Wortleitung-Stapelstruktur ist jedoch schwieriger.

Um diese Komplexitäten zu überwinden, hat imec auf der IEEE International Memory Workshop (IMW) 2025 ein einzigartiges Integrationskonzept vorgestellt, das die genaue Positionierung der Luftspalten zwischen den Wortleitungen ermöglicht.

Im 3D-NAND-Speicher wird dünnes Siliziumoxid innerhalb des Gates der Speicherzelle platziert – als „Gate-Dielektrikum“ um die Wortleitung vom Transistorkanal zu trennen – sowie zwischen den Wortleitungen verschiedener Speicherzellen – als „Gate-Zwischen-Dielektrikum“ um benachbarte Zellen voneinander zu trennen (Abbildung 3). Das Gate-Dielektrikum bildet die Tunnel- und Sperrschicht des ONO-Stapels und umgibt die Charge-Trap-SiN-Schicht.

3. Diese Abbildung zeigt den 3D-Integrationsprozess für Luftspalten (ad) sowie Transmissionselektronenmikroskopie (TEM) und Energiedispersive Röntgenspektroskopie (EDS)-Bilder der Luftspalten (ef).

Somit befindet sich Siliziumoxid nicht nur innerhalb jeder Speicherzelle, sondern auch zwischen den Zellen. Aufgrund des Herstellungsprozesses der 3D-NAND-Speicherzellen erstreckt sich das Gate