Im nächsten Halbleiterzyklus sind diese Bereiche von entscheidender Bedeutung.

Der Wettbewerb zwischen integrierten Chips wird immer heftiger.

International streben nach einer Semiengineering - Artikel Intel Foundry, TSMC und Samsung Foundry darum, alle Grundkomponenten für vollständige 3D - ICs anzubieten. In den nächsten Jahren werden diese Komponenten gemeinsam eine Performance - Steigerung um Größenordnungen bei minimalem Stromverbrauch ermöglichen.

Nach Marktstatistiken veröffentlichte Future Market Insights im September einen Bericht, in dem besagt wird, dass der Markt für 3D - IC - und 2,5D - IC - Pakete mit einer durchschnittlichen jährlichen Wachstumsrate von 9,0 % wachsen wird. Vom Jahr 2025 bis 2035 wird der Markt im Jahr 2025 auf 58,3 Milliarden US - Dollar geschätzt und bis 2035 auf 138 Milliarden US - Dollar. Die Analyse des absoluten Kompositwachstums zeigt, dass das Marktvolumen in der zehnjährigen Periode um fast 79,7 Milliarden US - Dollar wachsen wird, vor allem aufgrund der steigenden Nachfrage nach Hochleistungsrechnern, Künstlicher - Intelligenz - Beschleunigern und nächster - Generation - Speicherstapeln.

Es ist erwähnenswert, dass China laut Bericht mit einem Wachstum von 12,2 % den globalen Markt anführt, gefolgt von Indien (11,3 %), Deutschland (10,4 %), Frankreich (9,5 %), Großbritannien (8,6 %) und den Vereinigten Staaten (7,7 %).

Tatsächlich hat China nicht nur Marktvorteile, sondern setzt sich auch aktiv in technischer und ökologischer Hinsicht für integrierte Chips ein. Im nächsten Zyklus der Halbleiterbranche könnte die Integration die Herstellung als der wichtigste Schritt in der gesamten Wertschöpfungskette ablösen.

Dies ist ein Wettlauf, den man nicht verlieren darf.

Integrierte Chips umgehen das Moore'sche Gesetz

Da die Halbleiterherstellungstechnologie sich den physikalischen Grenzen nähert, verlangsamt sich die durch das Moore'sche Gesetz bewirkte Leistungssteigerung und Kosteneffizienz deutlich. Vor diesem Hintergrund wird die Chip - Integrationstechnologie, insbesondere die heterogene Integration mit Chiplets als Kern, zu einer Schlüsselrichtung für die Branchenentwicklung.

Das Herzstück der neuen Richtung der Chip - Integration liegt in ihrer Fähigkeit zur Modularität und Heterogenität. Mit fortschrittlichen Paketechnologien können Chiplets aus verschiedenen Prozessknoten, von verschiedenen Herstellern und sogar aus verschiedenen Materialien in einem einzigen Paket kombiniert werden. Beispielsweise können Rechenkerne mit hohen Leistungsanforderungen mit den neuesten Technologien hergestellt werden, während I/O - oder Analogmodule, die auf Kosten sensitiv sind, mit bewährten Prozessknoten gefertigt werden können. Diese Methode optimiert nicht nur die Kosten und Leistung der einzelnen Funktionsmodule, sondern verkürzt auch deutlich die Produktentwicklungszeit und die Markteinführungszeit durch die Wiederverwendung bestehender Chiplet - Designs.

Die Hauptvorteile integrierter Chips manifestieren sich in drei Dimensionen: Leistung, Stromverbrauch und Kosten. In Bezug auf die Leistung werden Speicher und logische Rechenmodule durch Technologien wie 3D - Stapeln vertikal integriert, was die Datenübertragungswege erheblich verkürzt und die "Speicherwand" - Engstelle in der herkömmlichen Rechenarchitektur effektiv löst, wodurch die Datenverarbeitungseffizienz und die Bandbreite erhöht werden. Dies führt direkt zu einem geringeren Stromverbrauch, da die Datenbewegung innerhalb des Chips einer der Hauptenergieverbraucher ist.

In Bezug auf die Kosten ist die Gesamtausbeute bei der Herstellung mehrerer kleiner Chiplets viel höher als bei der Herstellung eines einzelnen großen Chips. Dies verringert das Risiko, dass ein einzelner Defekt den gesamten Chip unbrauchbar macht, und somit die Herstellungskosten.

Um diese Technologierichtung zu unterstützen, spielen fortschrittliche Paketechnologien wie 2,5D - und 3D - Pakete eine wichtige Rolle. Diese Technologien ermöglichen eine hochdichte Verbindung zwischen Chiplets über Silizium - Interposer oder Through - Silicon - Vias (TSV). Derzeit ist die Verbindungsdichte ein ebenso wichtiger Leistungskenngröße wie die Transistordichte. Diese hochdichte Integration ermöglicht es den Komponenten im Paket, eine um mehrere Größenordnungen höhere Bandbreite als herkömmliche Leiterplatten zu erreichen, bei gleichzeitig geringerem Stromverbrauch, und bietet somit die notwendige physikalische Grundlage für datenintensive Anwendungen wie Hochleistungsrechnen und Künstliche Intelligenz.

Zusätzlich ist die 3D - integrierte Chiptechnologie nicht nur ein Wettlauf um die Prozessknoten. Sie beinhaltet auch maßgebliche Veränderungen bei EDA - Tools und - Methoden, Digitaler Zwilling und Mehrphysischer Simulation, Unterstützung von fortschrittlichen Geräten und die Einbringung von Künstlicher Intelligenz in mehrere Phasen des Designs - bis - Herstellungsprozesses. In gewisser Weise sind dies sogar die wichtigeren Bereiche bei integrierten Chips.

EDA - Plattform, das Design - Herzstück der 3D - Integration

Die 3D - Paketierung erfordert zunächst die Unterstützung von fortschrittlichen EDA - Tools.

Die dreidimensionale Stapelarchitektur stellt neue technische Anforderungen an EDA - Tools. Die Designkomplexität steigt erheblich, von einer zweidimensionalen Anordnung mit einem einzigen Prozess zu einem systemweiten Engineering, das mehrere Chips und verschiedene physikalische Felder umfasst. Wärmemanagement, mechanische Spannungen, Zeitsynchronisierung über Chips hinweg und Stromversorgungssicherheit, die früher als sekundäre Designüberlegungen galten, werden zu den Hauptfaktoren, die die Machbarkeit des Systems beeinflussen. Die Architektur herkömmlicher EDA - Tools für planare Chips ist nicht in der Lage, diese systemweiten Komplexitäten zu bewältigen.

Daher wandelt sich die Rolle von EDA - Software von einem Werkzeug für die Einzelschip - Gestaltung zu einer Plattform, die die systemweite Integration unterstützt. Die drei internationalen EDA - Anbieter Synopsys, Cadence und Siemens EDA haben sich bereits tiefgehend in diesem Bereich positioniert und eine Reihe von maßgeschneiderten Lösungen entwickelt.

Synopsys hat als Kernprodukt die 3DIC Compiler - Plattform, die auf einem einheitlichen Datenmodell basiert und die Phasen der Architekturforschung, - umsetzung, - analyse und - genehmigung in einer einzigen Umgebung integriert. Mit ihrer Synopsys.ai - Technologie, insbesondere 3DSO.ai, kann die Plattform eine automatisierte KI - Optimierung bieten und integriert die physikalische Analysefähigkeit von Ansys in Bezug auf Stromversorgung, Wärme und Signalintegrität, um eine vollständige Lösung von der Architektur bis zur Genehmigung bereitzustellen.

Cadence hat die Integrity 3D - IC - Plattform entwickelt, deren herausragender Vorteil in der systemweiten Mehrphysischen Analyse und der plattformübergreifenden kollaborativen Gestaltung liegt. Diese Plattform ist eng mit den Tools der Firma wie Innovus (digitale Umsetzung), Virtuoso (analoges Design) und Allegro (Paketierung/Leiterplatte) integriert und nutzt die Celsius - und Sigrity - Solver, um die Wärme - und Stromleistungsprüfung für die gesamte Kette von Chip, Paket und Leiterplatte zu unterstützen.

Siemens EDA hat sich in seiner Xpedition Package Designer - und Innovator3D IC - Lösungssuite positioniert und hat mit seiner branchenüblichen Calibre - Reihe von Tools einen Vorteil bei der Validierung und Genehmigung. Insbesondere Tools wie Calibre 3DStress konzentrieren sich auf die Lösung von Problemen wie Verformungen in 3D - Architekturen, die durch thermomechanische Spannungen verursacht werden.

Unter den chinesischen Herstellern hat Empyrean im Juli die fortschrittliche Paketierungsdesignplattform Empyrean Storm veröffentlicht.

Laut Angaben unterstützt diese Plattform den Import und die Bearbeitung von Paketierungslayoutdaten über verschiedene Prozesse hinweg, ist tief in die derzeit gängigen Silizium - Interposer - und Organischen RDL - Prozesse integriert und kann eine automatische Verdrahtung von Multi - Chip - Systemen mit Kommunikationsprotokollen wie HBM und UCIe durchführen. Gleichzeitig kann sie Dummy - Füllungen und andere DFM - Layout - Nachbearbeitungen für die Serienproduktion durchführen und verfügt über eine nahtlos integrierte Mehrprozess - Physikalische Validierung Argus, um die Richtigkeit des Layouts durch DRC/LVS - Prüfungen sicherzustellen. Mit diesen Funktionen kann Storm die hohen Anforderungen an die Verdrahtung und das komplexe Layout bei der Verbindung mehrerer Chips bewältigen.

Xpeedics Metis 2,5D/3D - fortschrittliche Paketierungs - SI/PI - Simulationsplattform kann eine systemweite Signalintegritäts - (SI) und Stromversorgungsintegritäts - (PI) - Simulation durchführen. Darüber hinaus kann der PIDC - (Stromversorgungsintegrität - Gleichstrom) - Simulationsablauf schnell die Spannungsabfälle und Stromdichtespitzen von Chiplets und 3D - ICs auf der gesamten Leiterplatte bewerten.

Zusätzlich bietet die Hermes - Elektromagnetische Simulationsplattform der Firma Funktionen zur vollständigen 3D - Strukturbearbeitung und 3D - Komponenten - Verschlüsselungsmodelle und unterstützt die elektromagnetische Simulation aller 3D - Strukturen von Chips, Paketen, Leiterplatten, Kabeln, Steckverbindungen bis hin zu Antennen.

Mixed Bonding, Schlüsselgeräte

Im Bereich der Geräte sind die Geräte für Mixed Bonding besonders wichtig.

Mixed Bonding ist eine fortschrittliche Paketierungstechnologie für die Verbindung zwischen Chips und umfasst zwei Formen: Wafer - zu - Wafer - Bonding und Chip - zu - Wafer - Bonding. Der Kern besteht darin, durch den direkten Kontakt zwischen Metallpads und umgebenden Oxiden eine Verbindung herzustellen, ohne dass Füllmaterialien wie Lot erforderlich sind. Diese Technologie bietet durch die direkte Verbindung von Metall und Dielektrikum zwischen Chips eine hochdichte, stromsparende Verbindungslösung für Anwendungen wie Hochleistungsrechnen, Künstliche Intelligenz und Speicherchips.

Das niederländische BESI ist derzeit der Marktführer im Bereich der Mixed - Bonding - Geräte. Die Firma hat bereits über hundert Bestellungen erhalten und hat im Jahr 2024 die ersten Geräte mit einer Genauigkeit von hundert Nanometern ausgeliefert. Sie plant außerdem, bis Ende 2025 eine technologische Weiterentwicklung auf 50 - Nanometer - Genauigkeit zu erreichen. Ein weiterer globaler Gerätehersteller, ASMPT, hat ebenfalls bemerkenswerte Fortschritte erzielt. Im dritten Quartal 2024 hat die Firma das erste Mixed - Bonding - Gerät an einen Kunden für Logikchips ausgeliefert und hat Bestellungen für die nächste Generation von HBM erhalten, die voraussichtlich 2025 ausgeliefert werden sollen.

Die südkoreanischen Gerätehersteller engagieren sich besonders aktiv in diesem Bereich. Als Marktführer im Bereich des Thermocompression Bonding (TCB) hat Hanmi Semiconductor angekündigt, zehn Milliarden Won in die Forschung und Produktion von Mixed - Bonding - Technologien zu investieren und voraussichtlich bis Ende 2027 entsprechende Geräte auf den Markt zu bringen. LG Electronics hat sich entschieden, die TCB - Technologie zu umgehen und direkt in den Mixed - Bonding - Markt einzusteigen. Das Unternehmen möchte bis 2028 die Machbarkeit demonstrieren und hat bereits mit der Rekrutierung von Kerntechnikern begonnen. Darüber hinaus arbeitet Hanwha Solutions mit SK Hynix an der Entwicklung und plant, Anfang 2026 sein zweites Produkt auf den Markt zu bringen.

Laut einem Forschungsbericht der Huaan Securities entwickelt sich der chinesische Markt für Mixed - Bonding - Geräte zunehmend. Hersteller wie Tuojing Technology und Maiwei Co., Ltd. haben sich in diesem Bereich positioniert und haben Schritte bei der Schlüsseltechnologie unternommen. Es ist zu erwarten, dass diese Hersteller in den nächsten Jahren an Marktanteil gewinnen werden.

Tuojing Technology hat über seine Tochtergesellschaft Tuojing Keye die Geschäftsbereiche für dreidimensionale Integrations - Bonding - Geräte etabliert und hat eine vollständige Produktpalette an Mixed - Bonding - Geräten, Fusion - Bonding - Geräten und zugehörigen Mess - und Prüfgeräten entwickelt. Mehrere Geräte wurden vom Kunden validiert und ausgeliefert und werden in Bereichen wie fortschrittlichen Speichern, Logikchips und Bildsensoren eingesetzt. Das Wafer - zu - Wafer - Bonding - Produkt Dione 300 der Firma ist das erste chinesische Mixed - Bonding - Gerät. Die Produkte für die Oberflächenvorbehandlung und das Bonding vor dem W2W/D2W - Mixed - Bonding haben wiederholte Bestellungen erhalten.

Kürzlich hat Maiwei Co., Ltd. mitgeteilt, dass es sich in den Bereich der Halbleiter - Bonding - Verarbeitungsgeräte eingesteigt hat, einschließlich Mixed - Bonding, Thermocompression Bonding, Temporary Bonding und Laser - Debonding. Das Unternehmen möchte Anwendungen in Bereichen wie fortschrittlicher Paketierung, Verbindungshalbleitern und neuen Displays (Endgeräte wie AR - Brillen und Fahrzeuganwendungen) bedienen. Mehrere Bonding - Geräte wurden an Kunden zur Validierung ausgeliefert. Am 15. Juli hat Maiwei Co., Ltd. angekündigt, dass sein selbstentwickeltes vollautomatisches Wafer - Level - Mixed - Bonding - Gerät erfolgreich an einen neuen chinesischen Kunden ausgeliefert wurde.

In - Memory Computing, zukünftiger Trend?

Die In - Memory - Computing - Technologie zielt darauf ab, das "Von - Neumann - Bottleneck" - Problem in der herkömmlichen Rechenarchitektur zu lösen. In dieser Architektur werden Daten häufig zwischen unabhängigen Speicher - und Rechenmodulen verschoben, was zu erheblichen Verzögerungen und Stromverbrauch führt, insbesondere in datenintensiven Anwendungen wie Künstlicher Intelligenz (KI). Um In - Memory - Computing zu realisieren, bietet die 3D - IC - Technologie die entscheidende physikalische Grundlage. Durch die 3D - Paketierungstechnologie können Speicherchips wie High - Bandwidth - Memory (HBM) und logische Rechenchips vertikal gestapelt werden, was die Datenübertragungswege erheblich verkürzt und die Bandbreite erhöht, und somit die Energieaufnahme und Verzögerung bei der Datenverschiebung effektiv reduziert und den Weg für die Realisierung der In - Memory - Computing - Architektur ebnet.

Internationale Halbleiterhersteller setzen sich aktiv für die In - Memory - Computing - Technologie ein und haben kommerzielle Produkte für verschiedene Anwendungsfälle entwickelt. Im Bereich der Endgeräte - Konsumelektronik hat MediaTek die In - Memory - Computing - Architektur in seinen Flaggschiff - Smartphone - Chip Dimensity 9500 integriert. Das Unternehmen verfolgt einen technologischen Ansatz mit parallelen digitalen und analogen Domänen. Die digitale Domäne basiert auf SRAM und eignet sich für Mobilgeräteaufgaben mit hohen Echtzeitanforderungen, während die analoge Domäne für Edge - Szenarien mit extrem hohen Anforderungen an das Energieeffizienzverhältnis konzipiert ist.

Im Bereich der Cloud - KI - Inferenz hat das US - Startup d - Matrix seine Anwendung gezeigt. Das von der Firma veröffentlichte Corsair - Beschleuniger nutzt die Digital - In - Memory - Computing (DIMC) - Technologie und integriert über die Chiplet - Architektur Speichermodule wie SRAM und LPDDR5X eng mit Rechenfunktionen. Das Ziel ist es